Verilog等价性验证系统前端的设计与实现

【摘要】：关于集成电路设计正确性的验证问题一直是学术界以及工业界予以关注和重视的研究课题。随着大规模集成电路的快速发展，使得验证的难度也日益增长。传统的验证方法如模拟和仿真不但不能够进行完全的错误覆盖，而且花费大量的时间。由于以上这些缺点，传统的验证技术已经无法跟上集成电路高速发展的步伐。形式化验证是利用数学的方法，完备地证明或者验证电路的设计实现方案与电路设计描述的功能是否一致。一般来说，形式化验证方法可分为三类，等价性验证（Equivalence Checking）、模型检测（model checking）和定理证明（Theorem Proving）。本文设计的Verilog等价性验证系统前端就是基于等价性验证方法的。等价性验证核心目标是验证两个设计模型之间功能等价性，其基本原理是依据数学的定理和公理。利用等价性验证工具对两个待验证的设计进行彻底检验，保证它们在所有可能的条件下都有一致的功能。等价性验证包括组合电路等价性验证与时序电路等价性的验证。 本文设计的Verilog等价性验证系统前端的主要工作是根据Verilog源代码来提取形式模型。在形式化验证中，大多数的学术工具都用BLIF或者BLIF-MV网络表示设计，而不能将Verilog源代码作为直接输入。在设计大规模集成电路时，Verilog与VHDL是应用最广泛的硬件描述语言。所以如果Verilog源代码直接作为输入来使用，而不是先转换为中间形式，将会非常方便的。我们同时发现，可综合的Verilog程序的语法结构如果用静态单一赋值SSA（Static SingleAssignment）形式表示的话是非常好的。所以，在本系统前端中，本文将介绍一种方法，此方法可以通过将Verilog源代码转换成SSA形式的方式来提取模型。同时，本文也证明了这种方法提取的模型与原模型的功能是等价的。Verilog等价性验证系统前端设计的大体步骤如下： 1.编写lex和yacc源程序，先将Verilog源程序进行词法分析和语法分析，使之生成Verilog的中间表示形式，称之为抽象语法树AST（Abstract Syntax Tree）。然后对中间表示形式AST进行精细解析（elaboration）过程，解析后生成的中间表示形式可以称之为Elaboration。elaboration是非常必要的预处理过程，这也是为了后面的向SSA形式转换做准备。 2.利用静态单一赋值SSA为手段来提取形式模型。将Verilog生成中间表示形式Elaboration后，再将Elaboration转化成SSA形式，以便于提取形式模型。 3.验证提取的形式模型与原Verilog模型是否等价。本文将已经转换成的SSA形式再转回为Verilog代码形式，利用Formality验证工具来验证它与原Verilog代码功能等价性。 由以上可知，要在Verilog原模型中提取形式模型，需要三步转换：Verilog模型转换成AST（抽象语法树）模型。AST模型转换成Elaboration模型。Elaboration模型转换成SSA模型。SSA模型是最终模型，也是本文所要提取的形式模型。如果把本文提取的形式模型交给后端的约束求解器，那么求解器就很容易根据我们所提取的形式模型中的约束关系来验证两个模型是否等价。