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《哈尔滨工业大学》 2010年
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基于OVCDM的高斯随机数的研究与实现

张明  
【摘要】:通信系统中存在着多种类型的干扰噪声,给系统带来不利的影响。在设计通信系统时,往往需要分析系统在干扰噪声下的性能表现。高斯噪声作为通信系统中最常见的噪声信号之一,常用来对系统进行性能仿真。此外,利用高斯噪声的统计特性,经过相关处理,还可以对其它的信道特性进行模拟。因而设计一个结构简单且性能稳定地高斯噪声发生器对通信系统仿真的理论研究和实际设计都是非常必要地。 OVCDM(重叠码分复用)技术是李道本教授自主提出的新一代宽带无线通信网组网的共性技术。在基于这一技术所设计的OVCDM系统中,其码字间的相互重叠被看成是一种约束的关系而不是干扰,所有的干扰都是来自于外部的噪声,如高斯信道中的高斯噪声。 高斯噪声本质上是具有高斯分布的随机数序列。产生高斯噪声实际就是产生一个随机数序列,使该序列的统计分布近似为高斯分布。目前,有很多种产生高斯随机数的方法,这些方法主要都是基于数学运算来获取高斯随机数的。虽然这类方法得到的随机数序列都是伪随机序列,但在周期足够长的前提下,一定范围内就可以将其看作是真正的随机数序列,用于通信系统的仿真及其它工程应用。 本文首先简单介绍了OVCDM技术的基本原理,并对根据该技术所设计的系统在高斯信道下进行仿真。在此基础上,结合项目实际需要产生高斯随机数并对其进行硬件实现。考虑到项目本身所具备的条件及硬件实现的难易度,本文采取由均匀分布随机数经过Box-Muller转换法来得到高斯随机数。在产生均匀分布随机数时,分析现有各种算法的优缺点基础上选择最经典的线性同余法来实现。 在对高斯随机数进行硬件实现时,采用Xilinx公司最新推出的FPGA设计工具ISE Design Suite 10.1及其综合工具AccelDSP,极大地缩减了设计周期。设计所得到的高斯随机数在Xilinx Virtex-5 xc5vsx50t FPGA目标器件上经综合后占用了2378个片,2个内存块,可以达到的最大时钟频率为47.6MHz,为系统其它模块的设计节省了大量的资源。
【学位授予单位】:哈尔滨工业大学
【学位级别】:硕士
【学位授予年份】:2010
【分类号】:TN914

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