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《哈尔滨工程大学》 2011年
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RTL元件自动设计方法研究

徐俊平  
【摘要】:随着集成电路的工艺尺寸进入深亚微米,以互连线时延为代表的物理寄生效应开始在集成电路的性能指标中占据主导地位,设计时需要将高层次综合和布图规划结合起来。在这一过程中不能直接获取静态RTL元件,主要原因在于:一是静态RTL元件对互连时延的处理难以满足设计过程需要;二是RTL元件长宽比固定,无法改变自身形状。因此,在高层次综合和布图规划结合的过程中,必须动态生成RTL元件。本文主要研究RTL元件自动设计方法,包括RTL元件设计的三个阶段:逻辑函数综合,物理布图和参数提取。 首先,对给出的逻辑函数进行逻辑综合。本文在Q-M逻辑函数综合算法的基础上加以改进,利用新的合并规则,提出了一种更为快捷,准确的化简算法。在迭代比较过程中通过设置两个权值缩小可合并蕴涵项集合的大小,只对满足条件的蕴涵项进行合并处理,得到全部质蕴涵项。构造质蕴涵项与最小项关联图,利用启发式规则得到能够蕴涵全部最小项的最少质蕴涵项集合,从而得到逻辑函数的最小覆盖,完成逻辑函数化简。 其次,利用模拟退火算法完成实现逻辑函数所需模块的布局,使得在该布局下包络所有模块的矩形面积最小。布局基于Slicing结构,表示方法采用逆波兰表达式。在模拟退火算法中,合理选择相关参数,完成布图。编写图形显示程序,直观的显示模块的相对位置关系。 最后,提取RTL元件面积和延迟时间参数。后序遍历Slicing Tree,计算每个操作结点左右孩子所构成的矩形面积,最终得到的根结点的面积即为RTL元件面积。时延参数的提取则利用Elmore互连线时延计算公式计算模块间连线延迟时间,再遍历每个输入端到输出端所有传输路径,选择最大延迟时间作为RTL元件端到端的时延参数。 本文实现了RTL元件自动设计的三个阶段,对比了本课题逻辑函数综合算法与其他方法的运行时间,实验结果表明本课题逻辑函数综合算法化简速度较快。在本文中,同时也比较了基于模拟退火策略和基于局部搜索策略的布图算法的面积利用率,根据实验结果,本课题方法面积利用率较高,算法具有较好的鲁棒性。在本文的最后给出了RTL元件的自动设计实例,实验结果表明本课题的方法可行。
【学位授予单位】:哈尔滨工程大学
【学位级别】:硕士
【学位授予年份】:2011
【分类号】:TN602

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