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《哈尔滨工程大学》 2004年
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高速Viterbi译码器的研究与实现

刘会红  
【摘要】:随着纠错编码理论研究的不断深入,纠错码的实际应用越来越广泛。卷积码作为其中重要的一种,已被大多数通信系统所采用,并应用在各种场合。(2,1,7)卷积码是一种短约束长度最佳码,编、译码器易于实现,且具有较强的纠错能力。 本文研究了由(2,1,7)卷积码作为母码产生的3/4删余(Punctured)卷积码的高速编码及其软判决高速Viterbi译码的理论和实现问题。 首先介绍了Viterbi译码算法的新进展,在此基础上提出了一种适合高速处理的新结构;然后,用VHDL语言设计了(2,1,7)卷积码的编码器和Viterbi译码器,在此基础上设计了高速3/4删余卷积码的编码器和Viterbi译码器,并下载到Xilinx公司的Virtex-Ⅱ系列的FPGA(型号XC2V2000-6bg575)器件上,经过时序仿真和实测,单路3/4删余卷积码的Viterbi译码器译码速度接近60Mbit/s,四路并行处理可达到220Mbit/s;最后对(2,1,7)卷积码的Viterbi译码器的性能进行了简单的测试,并对测试结果作了分析。
【学位授予单位】:哈尔滨工程大学
【学位级别】:硕士
【学位授予年份】:2004
【分类号】:TN911

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【引证文献】
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【参考文献】
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【同被引文献】
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【相似文献】
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3 吴嘉琦;低功耗Viterbi译码器的设计与实现[D];苏州大学;2013年
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10 孙晓岩;Viterbi译码器的FPGA实现技术研究[D];哈尔滨工程大学;2003年
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