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基于FPGA的可重配置片上系统

侯慧  
【摘要】: 随着半导体制造工艺的进步,ASIC芯片开发的费用迅速增长,面市时间要求日益紧迫,用户对产品设计的灵活性也提出越来越高的要求,导致ASIC芯片的设计越来越困难。近些年来,可重配置硬件由于灵活性和费用低等优点表现出了明显强于ASIC的发展势头。但可重配置硬件固有的弱点如功耗高、速度慢、资源冗余等使其在面对复杂功能设计时还是不能够达到要求,因此人们开始考虑通过技术上的融合在ASIC与可重配置硬件之间寻找一条中间道路——可编程片上系统SOPC。SOPC不仅可以降低开发SOC芯片的风险,缩短上市时间,而且其可重构的灵活能力提供了将同一芯片用到不同应用中去的机会,尤其适用于不断变化和发展标准的产品开发中,例如通讯和网络芯片产品等。 动态可重构是指在系统运行过程中可重配置部分能够被重复配置,在不同的时刻完成不同的功能。和静态可重构相比,动态可重构可以更充分的利用可重配置硬件。动态可重构技术是国际上研究的热点,尤其是在可重配置计算方面。该技术在理论上已经有了很大发展,但是目前仍然存在很多不足。 FPGA组未来的发展方向之一是做支持动态可重配置的SOPC硬件。这是一项浩大的工程,本文所做的工作是其中的一部分。本文工作共包含两个部分:第一个部分集中在通用SOPC硬件平台的设计;第二部分是针对特定应用的动态可重构硬件平台设计。 本文的创新点如下: 1.本文参考已有SOPC硬件平台,并考虑动态可重配置的要求,提出了一个新的SOPC硬件平台,该平台由CPU、多个FPGAIP核、片上存储器、系统互连、配置用硬件等组成,FPGA IP核通过可编程的系统互连资源与片上存储器连接。为了支持硬件平台的设计,进一步提炼出了面临的问题及解决方案。 2.考虑针对特定应用设计优化的可重配置硬件平台。应用选取为JPEG2000及MPEG-4静态纹理图像压缩标准中所需的小波变换。提出了可重构的二维一级小波变换硬件平台,整体结构采用流水操作,数据分组输入,行列变换之间无需存储器。结果显示该硬件平台是一种高效高速的结构。 3.在分组输入数据的方式下进行行方向小波变换时,不同组的运算在时间上是串行的,且所需的运算是不同的。行方向小波变换采用动态可重配置的思想,硬件设计用可重构硬件实现,在系统运行时切换多路选择器从而实现不同组对应的运算,在不影响速度的同时节省了系统的面积。


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