多通道时间交织模数转换器的校正与集成电路实现方法研究

【摘要】： 高性能模数转换器(ADC)广泛应用于通信、计算机、仪表控制等领域,具有重要的战略意义。经过学术界与工业界长期的研究,各种结构的ADC都日趋成熟,从速度和精度两方面不断逼近已有实现条件下的性能极限。 在此背景下,多通道ADC并行的时间交织结构成为突破单一结构ADC速度瓶颈的一个必然方向。然而,通道之间存在的失调、增益和带宽的失配,以及采样时刻的偏差,严重制约着多通道时间交织ADC的精度。特别是对于采样时刻偏差,已有的各种校正方法或者无法真正提高性能,或者不能扩展到更多通道,或者只能针对一定条件(低频有限带宽或单频正弦)的输入信号情况。 本论文提出了一种基于LMS-FIR自适应滤波及内插的时间交织ADC数字后台校正方法,可以同时校正子通道间的采样时刻偏差以及增益和带宽失配,消除这些非理想因素对ADC整体性能的制约。通过参考通道采样内插值与待校正子通道ADC采样值的相关运算结果,可以获得正确的待校正子通道ADC采样期望值,进而得到准确的校正结果。通过自适应地控制LMS的迭代更新,使得这一时间交织ADC校正方法可以应用在所有情况下,而避免可能的误收敛。 相对已有校正方法,本方法的有效输入信号范围涵盖并拓展了其他各种方法的输入条件,并可扩展到任意通道数的时间交织ADC系统,具有适应范围更广,扩展能力更强的优点。 为了验证此校正方法的有效性,本论文采用0.18-μm CMOS集成电路工艺,实现了一款14-Bit,200-MSps的2通道时间交织ADC芯片。在集成电路实现中,采用高性能采样开关以及高精度时钟网络来优化速度,采用随机噪声后台注入方法来优化精度。流片后的测试结果表明,该后台校正方法完全消除了子通道ADC间的非理想因素,芯片的有效位数(ENOB)提高了2 Bit以上,无杂散动态范围(SFDR)提高了30 dB左右,分别达到11.3 Bit和88.9 dBc。