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VLSI受工艺参数扰动影响的若干问题研究

李鑫  
【摘要】: 作为有史以来发展最为迅速的工业之一,半导体工业的进步使大规模集成电路的特征尺寸不断缩小、芯片集成度不断提高。如今,半导体芯片的规模已达到数亿晶体管,原来需要多个芯片共同实现的电子系统也已可以完成单片集成,这不仅使器件和电路的性能得到了提高,同时也使单位电路功能的生产成本得以下降。但是,随着器件的最小尺寸进入65nm层级,一系列复杂工艺和新材料的应用将带来随机的工艺参数扰动。这些工艺参数扰动会直接造成集成电路的关键几何尺寸及电学参数与设计标称值之间产生严重偏差,从而导致芯片性能不可预测,大大增加了集成电路的设计难度,降低了集成电路的成品率 针对该情况,本文着重研究了超大规模集成电路中工艺参数扰动的问题,分别从耦合互连线传输性能分析、芯片参数成品率估计与多目标优化以及电路标称值设计优化三方面入手,依次以电路级、芯片级、系统级的角度探讨了工艺参数扰动对集成电路性能的影响。其主要的研究工作有: 第一,对于均匀耦合互连线模型,利用频域方法针对互连线集总电路进行分析。该方法首先将耦合互连线模型在线元分析阶段进行复频域去耦,使原本复杂的耦合互连线模型转化为独立互连线模型。然后,利用两条独立互连线的瞬态响应关系给出了串扰噪声的时域仿真表达式,并通过实验验证了其在串扰仿真评估中的有效性。另外,考虑实际电路中激励信号不理想对耦合互连线时延分析的影响,还建立了斜阶跃信号激励下的互连线时延模型,提出了基于耦合RLC互连线集总模型的时延分析方法。对于去耦后的耦合互连线模型,该方法利用二阶矩模型及改进的一阶模型对其传递函数进行化简,并通过数值方法给出了简洁的耦合互连线时延估计表达式。实验结果表明该方法可以对斜阶跃信号激励下的均匀耦合RLC互连线时延进行有效评估。 第二,针对工艺参数扰动对互连电路传输性能的影响,建立了基于工艺扰动的耦合互连线双线随机模型,提出了基于随机谱方法的互连线串扰噪声和互连时延估计方法。该方法通过主成分分析理论对工艺参数扰动的强相关性进行去耦,分别利用两种随机谱方法(随机伽辽金方法和随机点匹配方法)与多项式混沌展开相结合,对耦合互连线的串扰噪声及互连时延进行估计。然后,通过复逼近及数值计算方法给出了工艺参数扰动下耦合RLC互连线串扰及时延估计的有限维表达式。此外,考虑多根互连线间的寄生耦合效应,还建立了多互连线耦合的RLC随机模型。根据该模型的求解规模,采用有效的随机谱方法对多耦合互连线的互连时延进行分析,最终利用数值方法推导出了相应的互连时延时域表达式。 第三,考虑工艺参数扰动对大规模集成电路参数成品率估计的影响,提出了基于切比雪夫仿射技术的参数成品率估计方法。该方法针对通常工艺参数相关性未知的情况,利用仿射技术得到了漏电功耗及芯片时延的CDF上下边界,并通过此分布边界估计了漏电功耗成品率和芯片时延成品率。随后,在该参数成品率估计方法的基础上,又提出了基于自适应加权求和的成品率多目标优化方法。这种优化方法同时将相互制约的漏电功耗成品率及芯片时延成品率作为优化目标建立了功耗-时延优化模型,并通过自适应加权求和方法对该模型进行细化求解,以达到功耗成品率及时延成品率的均衡优化,从而得到了一组分布均匀的帕雷托优化解。实验结果表明,该方法可以有效的解决传统优化方法在帕雷托曲线变化率较小的地方求解不到优化解的问题,使设计者可以根据对漏电功耗成品率及芯片时延成品率的不同要求弹性的选择最佳优化解。 最后,考虑工艺参数扰动概率分布的不确定性,提出了一种同时考虑参数域及性能域设计参数的鲁棒性量化方法。该方法从输出端性能限制条件入手,根据后向映射及前向映射方法定义设计空间及性能空间的可接受域作为设计参数的鲁棒性指标,并利用基于范数距离的度量方法对工艺参数扰动下的设计参数及性能波动进行了鲁棒性量化。随后,在该鲁棒性量化方法的基础上,又提出了一种基于替代模型管理框架的集成电路鲁棒性优化方法。该方法同时考虑具有相互制约特性的参数鲁棒性及性能鲁棒性建立集成电路鲁棒性的双目标优化模型,并利用替代函数使集成电路的鲁棒性在参数域及性能域内达到均衡优化。


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