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《浙江大学》 2012年
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ESD防护设计的若干问题研究

苗萌  
【摘要】:本文主要从基于标准CMOS工艺的纳米集成电路制造技术,以及用于高压、混合电压的BCD工艺两方面对其中出现的ESD现象进行解释和解决方案的讨论。所采用的集成电路制造工艺主要有0.18um、90nm、65nm、40nm等纳米下的CMOS工艺,和0.5umBipolar-CMOS-DMOS (BCD)高压工艺。涉及到器件失效分析、新型的器件设计等方面。本论文对于ESD的测试主要采用的的Barth公司的4002传输线脉冲系统TLP,对所设计的防护结构与方案进行测试。本论文主要分为以下部分: 低压集成电路制造工艺中的ESD问题。主要讨论了纳米下先进制程中栅氧化层的失效问题,表征ESD的各项参数对于极薄氧化层击穿电压的影响,通过测试与分析得出薄氧化层在ESD情况下的击穿电压与ESD的速度、脉宽有关,同时也与薄氧化层自身的厚度、面积、横向结构有关。 用于低压防护的ESD器件性能的研究。主要对低压工艺下传统二极管、GGNMOS及SCR的I-V特性、ESD能力及寄生效应进行讨论,对比了三种结构各自的优缺点,为之后的讨论与结构设计提供了理论支持。 对用于65nm下I/O防护的LVTSCR结构进行了相应的研究。研究了对LVTSCR ESD参数和性能有影响的尺寸结构参数,并基于以上的研究提出了一种具有高维持电压的浮空N阱LVTSCR以及一种二极管辅助触发的LVTSCR结构。 对纳米及以下工艺中使用的二极管串防护结构进行了研究。讨论了二极管串中所存在的达林顿效应(Darlington Effect)和SCR效应。为之后的DTSCR设计提供了参考。 基于传统的二极管辅助触发的SCR(DTSCR)结构提出了一种改进型的二极管辅助触发SCR(Improved DTSCR)。该Improved DTSCR具有较小的触发电压和回滞电压,非常适合用于65nm及以下工艺下核心电路的ESD保护。 高压BCD工艺中的ESD研究。其中讨论了0.5um BCD工艺中High Voltage MOS管及防护用LDMOS-SCR的触发电压退化现象。得出传统的通过TLP一次测得器件关键参数的方法是不可靠的结论。 提出了一种通过浮空N阱有效增加SCR中基区宽度的方法,相比于传统单纯增加横向基区宽度的方法,该方法从横向和纵向上增加基区宽度,芯片面积利用率更高。
【学位授予单位】:浙江大学
【学位级别】:硕士
【学位授予年份】:2012
【分类号】:TN432

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【引证文献】
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