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《中国科学技术大学》 2017年
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基于CMOS工艺的低噪声锁相环的研究与设计

王宇涛  
【摘要】:随着无线通信技术的飞速发展,移动终端设备的需求不断增加,WiFi,Bluetooth,RFID等短距离无线通信协议被广泛的开发利用。所有的通信系统都需要一个稳定的时钟,基于锁相环(PLL)的频率合成器是无线收发机中的重要组成部分,为系统提供本振信号。时钟的精度影响着系统的整体性能,因此一个低噪声的时钟信号源是高性能无线收发机中必不可少的。本文的目标是设计实现低噪声的锁相环。首先介绍了锁相环及其各组成模块的基本原理、电路结构及非理想效应;随后分析了环路带宽和相位裕度对锁相环稳定性的影响;最后基于连续时间线性相位域模型,分析了其相位噪声性能。本文设计了一款应用于超高频RFID阅读器的锁相环电路。锁相环输出频率为840 MHz-960 MHz,符合国际工不同地区的超高频RF1D协议标准。考虑协议对锁定时间和相位噪声性能的要求,本文选取环路带宽为40KHz。设计采用0.13 μm CMOS工艺,仿真结果显示,压控振荡器输出频率为1.6 GHz-2.0 GHz,VCO在偏离载波频率100 KHz处的相位噪声为-112 dBc/Hz。锁相环的锁定时间为100μs,频偏100 KHz和1 MHz处相位噪声分别为-106 dBc/Hz和-128 dBc/Hz。本文设计了可以快速锁定的低噪声亚采样锁相环。在亚采样锁相环锁定状态下分频器不参与环路工作,因此减少了分频器所贡献的噪声。另外,由亚采样鉴相器和亚采样电荷泵所贡献的噪声不会被放大N2倍,从而极大程度地减小了锁相环的带内噪声。采用对称式的采样器可以改善由VCO负载不匹配引入的参考杂散。为了缩短亚采样锁相环的锁定时间,本文提出了可调节死区阈值的鉴频鉴相器,对其进行了理论分析,并与传统固定死区阈值的鉴频鉴相器进行了对比。设计采用0.18μm CMOS工艺,仿真结果显示,锁相环锁定时间为3μs,参考杂散为-79.81 dBc。在偏移载波频率200 KHz处,锁相环带内噪声为-124dBc/Hz。
【学位授予单位】:中国科学技术大学
【学位级别】:硕士
【学位授予年份】:2017
【分类号】:TN386;TP391.44

【参考文献】
中国博士学位论文全文数据库 前3条
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【共引文献】
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中国硕士学位论文全文数据库 前4条
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【二级参考文献】
中国博士学位论文全文数据库 前2条
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【相似文献】
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7 王宇涛;基于CMOS工艺的低噪声锁相环的研究与设计[D];中国科学技术大学;2017年
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