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《湖南大学》 2011年
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数字电路低费用低功耗测试技术研究

王伟征  
【摘要】:集成电路(IC)产品需要进行测试以保证其产品的良率。近几十年来,随着超大规模集成(VLSI)技术的迅速发展,芯片中晶体管的密度成指数倍增加,IC测试成为半导体工业中最大的挑战之一。作为常见的可测试性设计(DFT)之一,全扫描设计广泛应用于IC测试中。基于全扫描的测试方案提高了电路的可控制性和可观察性,彻底地降低了测试生成的复杂性。然而,该类方案大大延长了测试应用时间,加剧了测试功耗问题。过高的测试费用和测试功耗成为当今IC测试面临的两大主要问题。测试成本与测试数据的存储费用及测试应用时间密切相关。本学位论文着眼于低功耗测试和测试数据压缩两个方面,提出了几种同时优化测试功耗和测试数据量的测试方案。并在规模较大的ISCAS'89和ITC'99基准电路上进行了实验。本文的创新点有: 1.提出了基于轮流扫描捕获的内建自测试(BIST)方法。伪随机测试通常存在测试序列长、功耗大的弊端。在该方法中,每条扫描链被划分成N(N1)条子链,使用扫描链阻塞技术,同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获。同时,本文提出了一种适用于该方法的线性反馈移位寄存器(LFSR)(?)种子产生算法。在ISCAS'89基准电路上进行的实验表明,我们提出的方法不但降低约N-1/N耗和峰值功耗,而且显著地减少随机测试的测试应用时间和(?)LFSR重播种的种子数。 2.提出了LFSR重播种的压缩环境下基于扫描块编码的测试方案。在分析测试向量中0、1、X的分布规律时,发现测试立方中通常存在很多仅包含一种确定位的长数据块,对于这样的数据块如果能用一个常量值装载相应的扫描片段,测试向量扫描移入期间的跳变数将会大大减少;该测试方案还能够减少经由LFSR重播种生成的确定位的数目,从而大大降低测试功耗和测试数据量。同时提出了一种相应的扫描块重聚类算法,该算法提高了数据块中非跳板块的比例,进一步优化了测试数据量和测试功耗。在ISCAS'89基准电路上使用Mintest测试集进行的实验表明,提出的方法能够减少72%-94%的扫入跳变,并且能获得高达74%-94%的测试压缩率。 3.时延测试中电源噪声严重影响着测试质量。宽边时延测试中,launch功耗应保持在一定的安全阀值以下以便保证待测电路(CUT)的正常操作,而移位(移入和移出)功耗应尽可能地降低。提出了基于线性解压器的压缩环境下修正的基于扫描块编码的测试方案。同时,提出了一种与该测试方案相适应的低捕获功耗和移出功耗的X填充方法。在整合的测试策略里,捕获功耗减少与移出功耗减少具有一定的相关性。实验结果表明该测试策略能够同时减少移位功耗和捕获功耗,而且保持了高的测试压缩率。 4.提出了基于选择性捕获和扫描移位的DFT测试方案。确定位非常稀疏的测试向量能够检测的故障其故障响应往往仅能通过少数几条扫描链观测,同时连续施加的测试向量间可能仅在少数扫描链上存在冲突,在大量扫描链上它们是相容的。提出的方案充分利用了这一事实,用部分扫描链捕获测试响应,在移入一个新的测试向量时,仅为存在冲突的扫描链载入新的数据,这样减少了同时激活的扫描单元数目,从而可以降低测试功耗,另一方面,由于相继施加的测试向量共享了一些扫描链中的测试数据(确定位),因此该方案的编码效率也会得到提高。实验结果表明,在几个较大的ITC'99基准电路上,本方案可以降低50%左右的峰值功耗和80%以上的平均功耗,同时还可以节省20%的需要由线性解压器编码的确定位。
【学位授予单位】:湖南大学
【学位级别】:博士
【学位授予年份】:2011
【分类号】:TN79

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