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《电子科技大学》 2004年
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基于边界扫描的测试算法和BIST设计技术研究

段军棋  
【摘要】:随着大规模集成电路的迅速发展,90纳米技术已经应用,上千万门的集成电路已经产生。一方面,芯片封装越来越小,引脚越来越密,印制电路板的密度日益增大,芯片的互连测试成为一个亟待解决的问题。另一方面,芯片或功能模块内部有很多节点无法探测,对这些节点和功能块测试是又一个测试的难题。随着集成电路的进一步发展,使用ICT探头测试电路板将更加困难。近年来提出的可测性设计(DFT)成了解决上述测试问题的有效途径,DFT要求电子系统在设计时就考虑系统可测试性,即所谓的系统可测试性设计。边界扫描测试技术就是一种将可测性直接设计到硅片里的技术,支持系统级、板级、芯片级等所有层级的测试和内建自测试(BIST)。常用的数字集成电路如DSP、FPGA、CPLD和大容量RAM等均带有边界扫描测试接口,并已标准化,定为IEEE 1149.1标准。然而相比工程领域,国内对边界扫描测试成功应用的报道并不多,作者的工作就是基于以上事实展开的。本论文对边界扫描测试和基于边界扫描测试的BIST理论、方法与应用进行了研究。重点对基于边界扫描的测试算法、设计、应用和基于其上的BIST设计进行了研究。 本文讨论了边界扫描可测性设计原理和方法,研究了电路板互连故障模型,并对故障模型进行了一些简化测试的等效处理,建立了边界扫描测试数学模型。基于这些模型、原理和方法,研究了边界扫描互连测试激励的产生和测试响应的分析方法,提出了两种优化的边界扫描互连测试算法。然后用边界扫描可测性设计方法进行电路板的可测试性设计,两种优化算法的正确性和有效性得到了验证。 本文提出了基于边界扫描的BIST方法,重点讨论了伪随机测试的设计方法,并进行了电路设计和测试仿真,设计了多种边界扫描测试结构的板级、系统级自测试电路和一个ASIC边界扫描架构的BIST设计实例。 理论研究、实验和仿真结果验证了文中提出的算法和设计方法的正确性。
【学位授予单位】:电子科技大学
【学位级别】:硕士
【学位授予年份】:2004
【分类号】:TN407

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