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《电子科技大学》 2005年
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系统芯片(SOC)内嵌数字芯核的测试数据压缩技术研究

胡兵  
【摘要】:微电子技术的迅速发展促进了系统芯片(SOC)的出现,并由此将集成电路带入了一个新的发展时期。由于SOC采用的是以复用IP芯核为主的设计技术,且将整个系统(或子系统)映射到单个芯片上,因而既能加快开发进度,又可缩小产品体积、提高系统整体性能。但随着SOC集成IP核数目的增多,功能越来越复杂,SOC的测试数据量、测试功耗也随之急剧增加,其测试访问也变得更加困难,进而也就为SOC的测试带来了更大的挑战。对此,本论文围绕SOC内嵌数字芯核的测试数据压缩问题展开了研究,并针对不同的情况提出了不同的压缩/解压方案;文中同时还就SOC测试TAM及JTAG主控制器的设计问题进行了探讨。作者的主要工作有如下四个方面: 1.研究了如何以较小面积开销为代价,而仍能获得良好压缩性能的SOC测试数据压缩/解压方案。内容包括有:(1) 在理论上分析了VIHC编码的不足,指出了该编码在提高压缩性能和降低解码器硬件开销之间存在着较大的矛盾,且当0-概率ρ的取值愈趋近于1时,该矛盾将变得越来越严重;(2) 提出了一种新的变移霍夫曼编码压缩方法,该方法不同于VIHC编码的是它充分考虑了待压缩序列中样式消息(PM)的概率分布,且根据其分布规律将PM分为了主辅两段,并分别用不同的方法进行了编码;(3) 利用样式消息自身的结构特点,研究了进一步减少HSC解码器硬件开销的途径;(4) 应用ISCAS'89电路的实验,验证了本文方法在提高压缩性能和降低硬件开销方面,均具有较大优越性。该方法主要适用于0-概率ρ较大的情况。 2.对二维SOC测试数据压缩方法进行了研究。提出了一种基于重复播种(Reseeding)和Golomb编码的二维SOC测试数据压缩/解压方案,为0-概率ρ取值较小时,用一维编码压缩得不到理想结果的情况下,提供了一种新的解决途径。本文同时还给出了Reseeding优化及一种确定Golomb码参数m的方法,以进一步提高压缩比、并减少对应编码工作的计算量。最后利用相应的国际标准电路验证了该方案的有效性。
【学位授予单位】:电子科技大学
【学位级别】:博士
【学位授予年份】:2005
【分类号】:TN407

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