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基于累加器的DSP数据通路的内建自测试技术的研究

肖继学  
【摘要】: 片上系统(SoC)技术的快速发展对包括数字信号处理器(DSP)在内的各种VLSI测试带来了挑战。内建自测试(BIST)技术已成为解决VLSI测试难题和降低测试成本的重要手段。基于累加器的BIST因复用VLSI中的部分加法器作为VLSI的测试生成器、测试响应压缩器,能够减少硬件开销且性能好,近几年正成为VLSI测试领域的研究热点之一。本论文基于累加器,对DSP数据通路的BIST技术进行了创新性和探索性研究,主要包括以下五方面内容。 1.提出并详细探讨了BIST环境中DSP数据通路的一种基于扫描通路法的可测性设计方案:利用三态门,实现DSP数据通路测试状态与工作状态的转换,在测试状态下将数据通路中的部分寄存器转化成扫描链,并切断数据通路中的反馈回路。该方案通用性强、可测性好、额外硬件开销小且不会降低原VLSI性能。 2.研究了基于累加器的BIST环境中DSP数据通路的测试生成。证明了n位加/减法器的2n位测试矢量(TP)可由两个n位累加器产生的矢量合成。针对DSP数据通路中加/减法器的具体情况,通过优化TP最低位子空间,探索出了基于累加器的一种测试生成优化方法。仿真实验表明,优化TP能完全覆盖加法器的组合固定型故障。研究出了阵列乘法器的TP,证明了这些TP能由累加器生成。仿真实验表明,这些TP能完全覆盖阵列乘法器的单、双组合固定型故障。同时,分析了常输入乘法器的TP,指出这些TP可由累加器产生。 3.研究了累加器生成的TP,提出了基于累加器的BIST环境中DSP数据通路低功耗测试生成的一种有效方法:对测试矢量进行伪格雷码编码,以在测试期间降低被测电路模块的开关活动率,该编码通过复用数据通路中的加法器经济地予以实现。仿真实验表明,编码后的TP较大地降低了基于累加器的BIST测试功耗。 4.研究了基于累加器的BIST环境中DSP数据通路分阶分层的测试方法:将DSP数据通路中部分加法器复用成其测试生成器,部分寄存器复用成扫描链,根据DSP数据通路的结构规则性,按阶逐层地完成DSP数据通路的测试。该方法通用性强、测试效率高、测试时间短、故障覆盖率高、额外硬件开销小。 5.研究了基于累加器测试生成的加法器测试,提出了DSP数据通路中加法器的一种有效自测试方案。扩展了测试响应累加器压缩思想,提出了加法器的一种BIST方案。根据这些方案,对行波进位加法器分别进行了自测试、BIST的原理性电路设计。仿真实验表明,这些自测试、BIST的测试性能高,额外硬件开销小。该研究有助于解决基于累加器的BIST环境中DSP数据通路的测试生成器和响应压缩器的自测试难题。


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