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《贵州大学》 2016年
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基于FPGA的超宽带数字后端设计与实现

俞欣颖  
【摘要】:随着我国射电天文学的发展,高灵敏度的射电望远镜成为射电观测的重要设备。例如我国正在建设中的500 m口径球面射电望远镜(FAST--Five-hundred-meter Aperture Spherical radio Telescope)将成为世界上最大、最灵敏的单口径射电望远镜,它有望在中性氢巡视、脉冲星搜索、国际VLBI网联测及地外生命搜寻等重要前沿领域取得突破。不同于光学望远镜,需要镜筒、目镜以及物镜,射电望远镜是由天线和接收系统组成的,天线接收面积越大,接收机的性能越好,望远镜的灵敏度就越高。接收机系统是望远镜的重要组成部分,是决定望远镜性能的关键因素。目前世界最大射电望远镜FAST在我国贵州省紧张建设中,当大射电望远镜的建设完成后,其可接收到的数据量是巨大的,尤其对于巡天项目,望远镜接收到的数据速率在MB/s级左右。本文针对FAST项目的建设目标与应用需要,设计了一种超宽带射电天文数据采集数字后端,选用美国国家半导体公司生产的超高速ADC芯片,配合高性能的Xilinx公司的FPGA芯片采集、对大数据并行处理,最后通过万兆以太网高速输出。该射电天文望远镜接收机主要由模拟前端与数字后端组成,数字后端的功能则主要包括:ADC模块实现高速数据采集功能,FPGA模块实现并行数据处理功能,高速数据传输单元实现高速数据输出。相关的研究内容为:1)数据送至两片高性能ADC集成电路板,以3.2GHz超大带宽采样,12比特量化,ADC通过分时复用,将数据分成16路数据,多通道送给FPGA板,进行多相滤波处理,再做并行4K点数的快速傅里叶变换处理,处理后的数据存储到FPGA板上RAM存储空间。2)存储单元中采用两个缓冲模块做buffer,进行交替存储,即当一个缓冲模块存满以后,FPGA就选择另一个缓冲模块进行存储,并且将第一个缓冲模块中的数据送给万兆以太网口缓冲区输出,最后送到后端基于CPU或者GPU的服务器集群系统进行存储或者处理。经过实验室的调试及测试,本论文所设计数字后端可以满足0~1.6GHz频率范围的高速信号采集能力,可以实现4096通道的并行处理能力,并且具有可上升扩展空间,以及可调节的数据输出能力。本论文所设计的接收机系统,作为FAST望远镜宽带接收机的基础,将会在FAST望远镜实地测试。在脉冲星搜索,谱线观测等天文科学观测目标中发挥重要作用。
【关键词】:接收机 数字后端 FPGA 高速采样
【学位授予单位】:贵州大学
【学位级别】:硕士
【学位授予年份】:2016
【分类号】:TH751
【目录】:
  • 摘要4-5
  • Abstract5-6
  • 第1章 前言6-13
  • 1.1 选题背景及意义6-9
  • 1.2 国内外研究现状9-11
  • 1.3 研究内容与方法11-12
  • 1.4 论文框架12-13
  • 第2章 软硬件相关技术13-17
  • 2.1 ADC12D1600芯片13-14
  • 2.2 FPGA工作平台14-15
  • 2.3 万兆以太网15
  • 2.4 MATLAB/Simulink15
  • 2.5 Xilinx ISE/System Generator15-16
  • 2.6 本章小结16-17
  • 第3章 系统总体设计17-20
  • 3.1 接收机系统组成原理17-18
  • 3.2 接收机系统模型结构18-19
  • 3.3 本章小结19-20
  • 第4章 功能模块设计20-46
  • 4.1 数据采集单元20-23
  • 4.2 FPGA控制处理单元23-33
  • 4.2.1 多相滤波器组设计24-30
  • 4.2.2 快速傅里叶变换模块设计30
  • 4.2.3 数字功率检波模块设计30-31
  • 4.2.4 Ping-Pong RAM设计31-33
  • 4.3 高速输出单元33-41
  • 4.3.1 MAC34-36
  • 4.3.2 XAUI接口36-40
  • 4.3.3 PHY40-41
  • 4.4 时间同步41-44
  • 4.4.1 时间戳与系统同步41-42
  • 4.4.2 数据打包42-44
  • 4.5 数据采集监控界面设计44-45
  • 4.6 本章小结45-46
  • 第5章 测试与讨论46-59
  • 5.1 软件测试46-54
  • 5.1.1 Simulink软件测试结果46-48
  • 5.1.2 ISE软件测试结果48-54
  • 5.2 硬件测试54
  • 5.3 测试结果与分析54-57
  • 5.4 本章小结57-59
  • 第6章 总结与展望59-60
  • 致谢60-61
  • 参考文献61-63
  • 附录 1 FPGA部分整体设计原理图63-64
  • 附录 2 时间戳逻辑模拟图64-65
  • 附录 3 数据打包逻辑模拟图65-66
  • 附录 4 FPGA资源使用情况66-69
  • 附录 5 科研成果69-70

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