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码率兼容QC-LDPC码的译码器设计及FPGA实现

薛丽  
【摘要】:QC-LDPC码(Quasi-Cyclic Low-Density Parity-Check Codes,准循环LDPC码)以其优越的纠错性能及较低的编译码复杂度在编码领域得到了广泛的关注。结合现有的理论成果和实践经验,设计性能优良且复杂度低的QC-LDPC码编译码器是近年来人们研究的热点问题。 本文作者结合工程实践项目,对QC-LDPC码的编译码算法和实现等几个关键问题进行了深入的研究,主要完成的工作有以下几个方面: 1.系统地总结了现代编码理论的发展历程和LDPC码的编译码原理,简要介绍了QC-LDPC码的特性及常用的构造方法。 2.针对LDPC码的译码原理,重点分析了不同测度下LDPC码BP译码算法的消息迭代更新公式,并总结比较了基于BP算法的几种简化算法,以便根据实际需要来灵活选择对应的简化算法。 3.基于归一化最小和算法的分层迭代机制,设计并在FPGA上实现了结构简单且可以码率兼容的QC-LDPC码译码器,大大降低了译码复杂度,节省了硬件资源。 4.设计了进一步提高译码器吞吐量的译码结构,从而大大加快了译码过程,有利于高速译码。


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