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《国防科学技术大学》 2004年
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高性能DSP片内存储系统的局部优化设计研究

张丹瑜  
【摘要】:数字信号处理器(DSP)的快速发展及其广泛的应用需求给DSP的存储系统性能带来了前未所有的机遇和挑战。Cache技术虽早已广泛运用在通用微处理器中,但是否合适用于DSP还存在着广泛争议,其原因在于Cache失效的不可预测性和相对巨大的失效延迟有时无法满足实时系统处理的苛刻要求。不过DSP应用程序与局部性原理极好的契合性以及今后MIMD、eDRAM等技术的使用都使得片内Cache成为发展DSP技术的一个必然。因此研究合适的基于Cache的DSP存储体系结构具有重要的意义,这也正是本课题的中心任务。 我们自主研制的YHFT-Dx系列DSP采用“片内RAM+两级Cache”的方式,融合了两种DSP存储结构的优点,具有良好的可扩展性。但Cache失效延迟过大的固有缺点仍然存在,因此需要采用更优化的设计来弱化这种缺点。本文在深入研究了高性能DSP以及通用微处理器片内Cache结构特点之后,提出了几种优化YHFT-D3存储系统性能的措施,并在后续芯片中陆续实现。 通过改造YHFT-D3中L2部件与EMIF部件,设计两者之间的接口逻辑,使得L2 Cache失效后可以不经过EDMA而直接向存控部件发读写请求,简化了存取通路,并且可借此增加EMIF供数的burst长度,大大地减少了数据传送中转的时间,有效地降低了L2的失效延迟,并在投片成功的具有国内领先水平的高性能DSP中得到实际应用。 针对双簇VLIW结构下Load/Store指令比例大、并行度高的特点,提出了跨越两级Cache的“失效流水线”的概念,该流水线在一级数据Cache失效后开始启动,通过将二级Cache操作的各阶段并行流水达到降低一级Cache失效延迟的目的。着重对一级数据Cache的失效请求流水处理作了研究,并运用该机制成功地将单条指令的读失效延迟从原来的九周期降为六周期,多条指令读失效的平均失效延迟降为3~4周期。 采用基于标准单元的IC设计方法,基于0.18微米atisn标准单元库,在最坏情况下对所设计部件进行综合优化,最终频率不低于150MHz,面积对比YHFT-D3没有明显地增加,满足了预定的设计目标。 根据不同层次、不同级别上的设计验证策略,为所设计部件开发了较为完备的测试码,完成了一级数据Cache以及外部存取通路的功能模拟验证和时序模拟验证。选取了一组典型的DSP测试程序对优化后的设计进行了性能评测,得出了最终的设计结论。
【学位授予单位】:国防科学技术大学
【学位级别】:硕士
【学位授予年份】:2004
【分类号】:TP332

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