CMOS ΣΔ分数频率综合器的若干关键技术研究

【摘要】： 频率综合器是射频前端电路中的关键模块之一,在设计中面临着小面积,高性能和低功耗的挑战。本论文研究针对无线射频应用的ΣΔ分数频率综合器,完成了以下工作: 从系统级角度分析了大量的设计问题,这有助于正确地选择合适的电路模块和环路参数,合理地分配各个模块的非线性指标。 提出一套包括模块电路非线性的锁相环电压域verilogA/verilog模型。这种方式使得设计者能控制和评估各个噪声源的影响,预测闭环的锁相环分数频率综合器的静态和动态特性,有助于提高仿真速度和在设计的早期阶段深入了解电路特性并优化。仿真和测量结果验证了这些行为级模型的有效性和灵活性。 设计和实现了一个基于个人移动通信系统(PHS)应用的自适应,自调谐的分数锁相环频率综合器。压控振荡器采用数模混合技术实现,从而在一个小的增益下获得一个大的频率调谐范围。自适应环路用来实现环路的自动调整,有助于提高频谱纯度和减少建立时间。吞脉冲分频器仅需要一个可编程计数器。测试结果表明:频率调谐范围600MHz、相位噪声-119dBc/Hz@1MHz、杂散-70dBc、建立时间100μs、功耗34mW、面积1.7mm×1.5mm。 提出一种基于IEEE 802.11a/b/g WLAN应用的自调谐锁相环结构,它能单独实现锁相环的功能,也能作为锁相环频率锁定的辅助电路。为了使环路迅速收敛到正确的控制字,它引入了自适应控制。测试结果表明它有一个2.5GHz-4.1GHz频率调谐范围、建立时间500μs、相位噪声-115dBc/Hz@1MHz、杂散-90dBc、功耗36mW、面积1.7mm×1.5mm。 提出一种基于电荷平均原理的杂散减少技术,它使杂散信号降低30dBc,适合应用在高性能锁相环设计中。 提出一种可变延时缓存器的相位校正结构,这种结构是数字可控的,对温度,工艺变化不敏感。仿真和测试结果表明该方案能正确地工作,可变延时缓存器在L波段消耗的电流小于10mA,正交相移范围10o。