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VHDL并行模拟算法的研究

孙秀丽  
【摘要】: 随着LSI和VLSI工艺水平的不断发展,数字系统的规模和复杂性正以前所未有的速度不断扩大。因此,提供一种快速高效的逻辑模拟系统对设计和制造数字系统具有十分重要的意义。 人们在设计和模拟数字系统时大多采用VHDL语言,然而设计的庞大规模及VHDL语言本身的复杂性造成其模拟器开发难度大,并且往往存在着运行速度慢、占用空间多等问题。模拟器的速度主要取决于采用的模拟算法和实现技术。基于时间和空间的考虑,人们提出了各种不同的软件和硬件的方法。这些模拟算法在不同程度上提高了模拟速度,解决了模拟系统存在的一些问题。本文主要介绍了并行分布式VHDL模拟算法,根据电路本身的并行特性,这种方法使用多个处理单元并行模拟VHDL模型电路,因此可以极大的提高模拟速度,但是仍需要进一步的研究。 本文提出的并行算法是基于局域网和并行软件PVM(Parallel Virtual machine)相结合的算法,利用先划分后排序的方式,把VHDL描述的电路分割成多个LP,对每个LP按先后顺序进行排序。排序算法可以解决具有多扇出、多回路嵌套及交叉反馈的逻辑门电路,按照其连接关系进行排序,并给出其中的最大反馈链。这种排序算法可以避免无序的模拟而造成的时间浪费,从而在某种程度上提高了模拟速度。工作站之间的同步通过Conservative方法,可以减少一定的开销。分析表明,该方法可以有效的提高模拟速度,解决模拟空间问题。


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