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ASIC版图设计中的光刻缺陷研究

陈科钻  
【摘要】: 集成电路按摩尔定律快速发展,目前大规模的生产工艺已经进入65nm节点。随着特征尺寸的不断减小,其尺寸的大小已趋近于当前曝光系统(采用193nmArF准分子激光步进扫描曝光机)的理论极限。经光刻后硅片表面成像产生了严重的畸变,包括线端回缩、线宽变窄和拐角钝化等,严重影响电路性能甚至功能,导致良率下降,设计生产周期拉长。当前,传统的解决方法是版图设计后的分辨率增强技术(RET,Resolution Enhancement Technology),包括光学接近修正(OPC,Optical Proximity Correction)、移相掩模(PSM,Phase Shift Mask)、双重图形技术(DPT,Double Patterning Technology)等。 本文以专用集成电路版图设计为基础,在后端版图设计中考虑并解决光刻变异问题,以提高芯片生产良率,缩短生产周期。在集成电路发展的大背景下,本文从分析曝光系统原理入手,从根本上分析光刻缺陷产生的原因。在实验过程中,首先完成对电路设计的综合、布图规划、布局、时钟树综合以及布线等版图设计流程。在完成集成电路版图设计的布线之后,用Cadence的光刻仿真软件InShape对电路版图进行光刻仿真,得到光刻热点(hotspot)。再对其进行分类总结,得出产生光刻热点的几种典型的布线类型,并以此来指导EDA(Electronic Design Automatic)工具在布线阶段避免出现热点布线类型。本文同时用Cadence Chip Optimizer,在InShape生成的guidelines的指导下,对光刻热点进行优化修改,减少并消除版图中的光刻热点。 通过实验表明,这种结合在芯片后端设计中的解决方案能同后端一些验证工作同时展开进行,不会大量增加设计时间,而且光刻热点经修改后,明显减少,从而缩短了设计生产周期,同时还提高了制造良率。


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