片上高速低功耗互连电路研究

【摘要】：进入纳米工艺和多核时代,芯片的面积并没有随着工艺尺寸的缩小而缩小,因而功能模块之间的时钟、地址和数据互连线长度并没有减小。这些长互连线在线宽变小的情况下,其RC延时在增加。而为了克服延时问题,又往往会带来功耗问题,从而限制了芯片速度与功耗性能上的提升。即便是在3维和2.5维芯片集成技术中,在水平方向仍然需要大量的长连线。本文针对芯片中的长互连线,研究片上高速低功耗传输机理和电路实现技术。本文在研究了国际上各种高速低功耗片上互连技术后表明,交流耦合与电流模式是当前片上高速低功耗互连的两种主要实现技术。文章首先研究了电容耦合和电流模式互连中的延时问题,完成了两项主要工作。第一,对于电容耦合互连线和电流模式互连线,采用近似波形逼近的方法,分别提出一种新的延时模型。新的延时模型表明,电容耦合和电流模式中的传输延时是普通互连线中延时的三分之一,并且具有对偶的特性。第二,基于新的延时模型,本文进一步提出一种电容耦合互连线和电流模式互连线的延时优化设计方法,通过调整耦合电容的位置或者调整电流模式中接地电阻的位置,与优化前的相同设计相比,可以实现互连延时约30%的减少。为了进一步研究电容耦合互连和电流模式互连,文章还完成三项主要工作。第一,采用ABCD矩阵法分析了电感对于延时模型和优化设计的影响,并使用该方法为电容耦合互连线,建立了一种新的传输能耗模型。第二,基于本文的能耗模型分析了耦合电容位置优化对于传输能耗的影响,并提出一种双电容耦合的能耗与延时优化设计方法。第三,文章还提出一种混合电容耦合与电流模式的高速低功耗互连优化设计方法,该方法可以进一步提高片上高速低功耗互连的性能。文章建立了基于SPICE和电磁场的分析仿真平台,对于本文提出的延时模型和优化设计方法进行了仿真验证,结果表明本文提出的优化设计方法可以有效提高互连的性能。为了验证本文提出的电容耦合低功耗高速互连优化设计方法,研究中基于SMIC 130nm Mixed Signal工艺,实现了集成不同电容耦合方式的10mm互连线的实验芯片,测试结果表明单电容耦合互连优化后的3dB带宽提高了约50%。在TSMC 90nm low-K CMOS工艺下,实现了10mm互连距离的双电容耦合收发电路,与同类设计相比,在传输比特率提高25%的情况下,每比特的传输能耗降低19.96%。实验数据比较表明,本文中提出的优化设计方法,可以实现高速低功耗互连性能的提高,有助于实现片上长距离的高速低功耗传输。