基于FPGA的JPEG2000编码器设计与实现

【摘要】：人们从摄像机中得到的原始图像通常空间较大,如果直接进行传输或保存,将对存储空间和传输带宽提出很大的需求,于是JPEG静态图像压缩标准于1992年应运而生,由于其优良的性能,使得其在短短数年内获得了巨大的成功,但是随着数据量的不断增加,传统的JPEG已经无法满足要求,ISO提出了新一代静态图像压缩标准JPEG2000,相较于JPEG在低码率下的糟糕表现,JPEG2000能够在50:1～100:1的压缩率下保有较低的失真度。本文主要基于JPEG2000图像压缩算法,在FPGA上实现了有损图像压缩。基于提升算法设计了五级流水线结构的9/7小波变换核;分析位平面编码过程,设计了流水线结构的通道判决电路用于提高数据使用率,判决电路一个时钟周期内输出一列四个比特所属通道索引,因此编码速度提升为串行方式下的三倍,同时大量减少了用于存储中间显著性状态的资源;研究了算术编码器的编码流程,设计了五级流水线结构的算术编码器模块,有效缩短了模块的关键路径,相较于从流水线结构,本文所设计的流水线结构仅在双字节输出情况下停止流水线等待更新完成,流水线停止概率从约10%降至0.0002～0.0006%;研究了压缩后率失真截断算法,采用直接算法实现了码块截断点的选取,由于斜率计算只需要比较大小关系,因此将斜率取对数运算,以对数运算和减法运算替代复杂的浮点运算,对数运算采用查表方式,降低了电路的实现难度,在保证精度的情况下,对斜率进行量化,降低了存储的消耗。本次设计采用了Xilinx公司xc7z020clg400-2型号FPGA实现,最高工作频率为100MHZ,逻辑规模为10002 slices,存储规模为114KB,在100MHZ时钟频率下,系统的吞吐率为15MSamples/S。