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10-40 Gbps光通信和万/千兆以太网时钟处理芯片设计

孟凡生  
【摘要】:随着光纤通信干线系统向STM-64/OC-192级别10 Gbps速率的提升、千兆以太网在公共数据网络中的大规模应用以及万兆以太网标准的正式发布,数字通信业务的蓬勃发展导致数字通信系统对物理层处理芯片的速度提出了更高的要求,而时钟处理电路正是制约其速度提升的瓶颈之一。 数字通信物理层时钟处理电路主要包括发送端的时钟产生单元(CGU)和接收端的时钟恢复电路(CRC)。锁相环(PLL)是当前实现时钟处理电路应用最为广泛的技术。 通过对基于电荷泵锁相环(CPPLL)的时钟倍频电路的分析,设计和仿真了10 Gbps光纤通信和万/千兆以太网时钟产生单元,并实现了一个CMOS工艺千兆以太网时钟产生/倍频芯片;作为超高速时钟处理芯片中的核心电路,设计并实现了一个CMOS工艺3.125 GHz全集成环形压控振荡器(VCO)芯片和一个GaAs工艺7.2 GHz超高速模拟锁相环(APLL)芯片。 时钟恢复电路是数字通信物理层处理芯片中最难设计的部分,通过对传统锁相环式时钟恢复方案及其缺陷的分析,提出了一种有效拓宽APLL实际锁定范围和减小稳态相差的方法,设计了一种改进的高兼容性双环路超高速时钟恢复方案,并采用GaAs工艺实现了一个兼容光纤通信STM-64/OC-192和万兆以太网10GBASE-R/W的10 GHz全集成双环路时钟恢复芯片。 测试结果表明,这些时钟处理芯片不但较好的实现了预设的功能,部分指标还超出了具体协议的要求。


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