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基于片上SRAM布局的存储子系统能耗优化研究

金晶  
【摘要】: 随着半导体制造工艺和集成电路设计能力的不断进步,涌现出大量功能强大且价格低廉的SoC芯片,使得电子终端设备具有了前所未有的强大处理能力,但这也导致系统的能耗问题日益突出,特别是在采用电池供电的手持娱乐通讯电子终端中。能耗过大除了会缩短电池供电时间外,还会引发其他问题,诸如导致系统发热量过大,进而影响系统稳定性,甚至缩短系统使用寿命等。研究表明,对基于RISC核的嵌入式系统来说,在面向影像、视频的应用中,能耗的主要来源不在于数据通路和控制器,而在于对存储器的频繁访问,其中片外存储器成为能耗主要的消费者,约占整个系统的50%-80%。降低存储子系统能耗已经成为降低整个系统能耗的有效手段。 论文的研究点正在于此,它以Garfield系统为研究对象,以外部存储器接口EMI、片上SRAM,片外SDRAM为存储子系统的目标架构,提出一套通过修改应用程序的存储器布局进行存储子系统能耗优化的方法,并结合Garfield高层软件模型进行评估。 论文首先详细分析了SimpleScalar模拟器,并和Garfield系统进行比较,根据两者在内核结构、流水线和存储器层次结构上的显著差异,指明了Garfield高层软件模型的架构。论文接着构建Garfield系统高层软件模型,包含ARM7TDMI内核软件模型、存储子系统软件模型、参数化可配的能耗评估模块三个部分,并实现了两级层次性体系结构级能耗评估的架构。该软件模型不仅考虑了ARM7TDMI内部功能单元的申请响应和延时,也考虑了存储子系统的操作延时。仿真实验表明,Garfield高层软件模型可以正确解释并执行ARM的可执行程序,具有时序精确度高,仿真速度快的优点。该模型还可以根据研究人员关注点的不同,完成程序执行过程中信息的统计和输出。这样,Garfield高层软件模型成为评估存储子系统能耗的实验平台。在研究片上SRAM布局优化的过程中,论文进行了大量深入细致的分析。在研究对象划分策略时,不仅考虑了全局变量、局部变量、栈等前人已经关注的因素,更通过粒度划分,将函数划分为指令块。分析对象时,不仅注重分析对象自身特性,如体积、访问次数等,而且首次考虑了对象之间的内在联系,并提出利用扩展控制流图(ECFG)体现函数和全局变量,以及函数之间的关系。计算能耗收益和片上SRAM容积时,不仅考虑了大跨度空间跳转引发的对象指令数和体积变化,更充分考虑了对象之间关系对系统能耗收益和片上SRAM容量的影响。分析对象的存储器分配问题时,首先将该问题表述为经典的0/1背包问题,接着指出该问题的特殊性,提出改进后的贪心算法。为解决片上SRAM容量过小和应用程序体积相对较大的矛盾,本文还探讨了动态布局优化技术,它将时间信息作为各个对象的属性,提出了对象的时间有效性概念,从而为解决生命期非交叠对象之间共享存储器空间的难题提供了条件,大大简化了问题的复杂度。该方法还弥补了前人研究中循环内部不能包含条件分支,以及研究对象种类不全面的缺陷。 仿真实验表明,采用静态布局优化只需将为数不多的关键对象置入片上SRAM,存储子系统能耗大幅降低,一般为50%左右,同时程序的执行时间也显著下降。采用动态布局优化,和静态布局优化技术相比,达到相同的优化效果,所需片上SRAM容量更小。流片成功后,硬件实测结果表明基于片上SRAM的布局优化技术确实可以有效降低存储子系统能耗,降幅和仿真结果基本一致。论文还分析了片上SRAM能耗与面积的关系,指出Garfield芯片中片上SRAM的合理定制方案。论文最后比较了片上SRAM和Cache对能耗的优化效果,指出在嵌入式SoC芯片设计中,综合考虑性能、能耗、面积等限制因素,定制芯片的片上SRAM更具优势。


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