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基于NoC的片上系统验证和测试研究

张颖  
【摘要】:随着半导体与集成电路技术的发展,成百甚至上千的IP核将集成到单个芯片上,片上系统(System on Chip,So C)内部互连结构的吞吐量、延时、功耗、信号完整性以及时钟同步等问题变得更加复杂。片上网络(Network on Chip,No C)采用基于数据包的传输方式,为模块之间的互连提供高效、可靠、灵活的通信架构,成为解决复杂So C设计中全局互连与通信问题的有效方案。片上网络No C的架构特性为片上系统的验证和测试带来了挑战和机遇,迫切需要测试和验证方法的改进和创新。论文对基于No C的片上系统验证和测试中的关键技术进行研究,重点解决了测试数据压缩编码、面向No C的多测试模式的测试壳设计、面向测试优化的No C映射等关键问题,并最终建立了模块化的基于No C的片上系统验证测试平台。论文首先提出了一种基于No C的片上系统测试数据压缩编码——改进型游程编码AFDR,可用于实现IP核测试数据的压缩,使得整体片上系统测试时间有效地减少。运用该编码方案对多组ISCAS’89标准电路的测试数据进行压缩,并和其他压缩方案进行了比较。实验结果表明,通过同时对0游程和1游程进行处理,并对特定序列进行进一步的优化编码,提出的AFDR编码压缩效果明显优于传统压缩方案,其平均压缩比优于MFDR编码11.22%,优于SVIC编码1.92%。论文同时还给出了AFDR编码优越性的理论分析和相配合的解压缩电路设计。为解决系统芯片的高效测试问题,提出了一种改进的兼容IEEE 1500标准的嵌入式IP核的测试壳,该测试壳模块可高效地支持基于No C的片上系统单播和多播测试。此外,设计的串行和并行测试响应比较器使得IP核有无故障可在测试壳内直接确认,并在单播和多播测试模式下快速传输测试结果,极大地提高了测试的效率和灵活性。此外,论文还介绍了相关的多播数据传输无死锁路由器的设计。以ISCAS’89电路作为IP核构建了多个No C,进行单播和多播测试实验。实验结果表明,该测试壳可以有效地实现基于No C的片上系统多模式测试,且所设计的串并行测试响应比较器可明显地减少测试时间。在设计了内嵌IP核测试壳的基础上,为实施基于No C的片上系统并行测试,深入研究了多核并行测试调度算法,并基于设计的并行测试结构,提出了面向测试优化的No C映射方案。首先提出一种分段式的测试优化的映射方法,在满足带宽和分组内IP核个数约束的条件下,使用分组调度算法先得到并行测试时间最小的分组,然后基于现有分组和IP核之间的通信量约束,运用启发式算法实现测试优化的No C映射。实测数据表明,应用该方案后,测试时间平均减少12.67%;与随机任务映射相比,映射代价平均减少24.5%。论文还进一步提出了一种协同测试优化的No C映射算法,基于多目标优化的遗传算法协同优化测试时间和映射开销,并通过调整优化目标的比例,适应不同No C应用需求。实测数据的比对表明,在协同优化目标均衡的情况下,可获得更优的总体开销。最后,论文给出了基于No C的片上系统验证测试平台的设计,依据VMM验证方法学构建片上系统验证平台,通过实例证明该平台可有效地完成基于No C的片上系统功能验证,并给出覆盖率分析报告。基于Power PC和FPGA实现可重构的No C测试平台,ITC’02基准电路测试优化的No C映射的实测结果表明,测试平台可有效地完成结构可配置的No C的硬件仿真,并评估实际测试时间、面积等开销。验证平台的功能验证信息提供设计辅助信息,重构映射在测试平台后,得到的硬件仿真信息可再反馈至验证平台,调整基于No C的片上系统的功能结构或测试结构设计,从而构成片上系统的软硬协同验证测试平台。


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