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CMOS高速锁相环设计

刘剑慰  
【摘要】: 本文设计的锁相环路是基于相位控制技术的时钟恢复系统。目的是用锁相环电路—PLL和DLL(延迟锁相环)实现USB2.0收发器宏单元UTM的时钟恢复模块。其中PLL环路构成的时钟发生器将外部晶振的12MHz正弦信号生成60MHz、120MHz、480MHz等本地时钟信号。DLL环路依据本地时钟信号对外部数据信号进行时钟恢复。该模块能够支持USB2.0标准定义的高速480Mbit/s和全速12Mbit/s工作。 电路设计中针对深亚微米COMS电路的特点,综合考虑速度、功耗、面积等因素,选用适当的电路形式或其组合结构,以满足设计要求。生成高速,稳定的时钟信号是本课题的目标。高速信号处理所遇到的常见问题,如寄生参数,门电路延迟是设计难点。 设计中采用TSMC 0.25um CMOS工艺,用Smartspice进行设计仿真和优化。


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