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低功耗触发器研究

王伦耀  
【摘要】: 在低功耗大规模集成电路设计中,其中很有意义的一块是如何降低同时钟网络相关的这部分电路的功耗,因为有资料表明,这一块电路的功耗占整个芯片功耗的20%—50%之多。而其中触发器所消耗的功耗有占时钟网络功耗的90%。因此通过降低触发器功耗达到降低芯片总功耗显得非常的重要。 由于CMOS电路的功耗与CMOS电路的负载电容,电压,时钟频率及开关活动性有关,因此在低功耗CMOS触发器设计过程中,许多低功耗设计技术都可以归结到通过减小上面的参数来达到低功耗的目的。与此相对应的,在本论文中,分别对将少时钟负载或数据通路的负载的触发器设计;减小时钟信号幅度的触发器设计;降低时钟频率的双边沿触发器设计以及应用门控技术来减少触发器无效跳变设计的触发器结构进行了讨论。此外,由于触发器的短路功耗和控制触发器的时钟信号的交迭程度有关,因此文章还对通过合理规划时钟信号的交迭来达到减少触发器短路功耗的低功耗触发器结构进行了讨论。


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