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CMOS射频集成电路片上ESD防护研究

杜晓阳  
【摘要】: 静电放电(ESD)已经成为影响集成电路产品可靠性的严重问题,所有芯片都必须设计防护电路来减轻ESD的威胁。在射频集成电路中,ESD防护设计面临更大的挑战,例如:由ESD防护器件引入额外寄生如电容、噪声等,会造成射频核心电路性能的退化,所以ESD防护器件面积越小,引入的寄生电容也越小,另一方面ESD防护器件面积越大,承受ESD电流能力越大,所以提高ESD鲁棒性(Robustness)和提高透明性往往矛盾的。目前射频集成电路的ESD防护设计已经成为ESD领域的研究热点和难点。 本论文以器件-电路-版图-全芯片级为研究主线逐步深入,采用理论分析-流片验证-测试-改进设计-重新流片的技术路线,全面研究了射频集成电路兼顾ESD鲁棒性和透明性的解决方案,提出了新颖的可实施的ESD防护设计方案,本文所设计的所有ESD器件和电路经过中芯国际SMIC工艺流片和BARTH4002 TLP测试。 本文主要研究内容概述如下: 1,研究了器件级ESD防护。①ESD器件设计方法研究:从分析CMOS器件的失效机理和方式入手,得出ESD设计窗口和设计指标要求;通过对主要的ESD器件-二极管、MOS管、晶闸管(SCR)-在ESD大电流情形下的器件级理论推导,从理论上并流片验证了,上述器件的设计方法,包括调整ESD防护关键参数:触发电压、维持电压电流、二次崩溃电流、导通电阻以及缩减面积、栓锁、漏电流和电容等的方法,同时评估了不同的ESD器件的ESD鲁棒性、寄生电容、面积、速度,并提出了综合品质因素FOM评价体系。②ESD器件版图优化研究:重点研究了通过版图优化技术改善GGNMOS和各种SCR的多叉指器件电流均匀性从而提高ESD器件鲁棒性的方法,特别是实现了ESD电流泻放由一维向二维、三维均匀扩展的布线技术。 2、研究了全芯片的ESD防护。①VDD-VSS之间的Power Clamp的ESD研究:提出了新颖可行的低漏电流的二极管解决方案和RC体触发SCR的解决方案方法,该SCR可在更小的面积下实现比RCMOS器件低的多导通电阻。②射频I/O口的ESD研究:研究了目前业界普遍使用的二极管防护方案和本论文新颖设计的4种基于SCR解决方案:互补型传统SCR方案(SCR)、条状改进型SCR方案(MSCRStrip)、独立岛屿状SCR方案(MSCRIsland)、4流向SCR方案(WaffleSCR),流片测试表明:基于SCR的ESD防护策略的综合指标FOM是二极管策略的2-3倍。③在SMIC射频IP上实现了ESD设计:主要是2.4 GHz的低噪声放大器LNA和锁相环PLL的电路的ESD解决方案。 论文具有创造性的研究成果主要有: 1、提出了不用辅助触发电路实现低触发电压SCR的4种新颖全芯片ESD防护解决方案:互补型传统SCR方案(SCR)、条状改进型SCR方案(MSCRStrip)、独立岛屿状SCR方案(MSCRIsland)、4流向SCR方案(WaffleSCR)。与主流二极管防护方案比较,在相同寄生电容条件下,提高了单位面积PN结的ESD失效电流,同时考虑了寄生电容和实效电流的综合指标FOM提高2-3倍。同时,ESD防护级别达到HBM 4500 V,引入寄生电容200fF,达到了国际论文上报道的先进水平。该设计方案目前还尚未见报道,部分研究成果已经发表SCI论文1篇。 2、提出了一种抑制达林顿效应的与CMOS工艺相兼容的混合型改进多晶硅二极管设计,和传统的体硅二极管相比,在1.8 V工作电压下降低漏电流80%。由该二极管构成的二极管促发SCR已经用于0.18μm RFCMOS工艺的电源和地之间的ESD防护。相关研究成果已经发表SCI论文1篇,申请专利1项。 3、提出了通过改进金属布线来优化双向晶闸管(SCR)的ESD鲁棒性的版图布局布线优化技术。测试表明:本论文设计平行布线能够显著提升ESD器件的电流分布均匀性,单位面积I_(t2)提高了0.7-2倍。相关研究成果已经发表EI论文1篇。 4、采用本文新颖设计的SCR方案,实现了PLL和LNA的ESD防护电路,其ESD的防护能力在3 A,引入的寄生电容在200 fF,并为SMIC的RF IC工艺的提供了先进可行的ESD防护方案。


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