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基于折叠计数器的集成电路低功耗BIST研究

胡志国  
【摘要】:BIST为复杂电路的测试提供了一种很有前途的解决方案,但由于本身存在的特点,致使电路在测试过程中出现新的问题——测试功耗过高。特别是针对有功耗约束的电路,这种问题就更加突出。过高的测试功耗不但影响电路性能的可靠性,甚至会使电路的成品率下降。因此,低功耗BIST测试已成为研究中的热点问题,本论文主要研究混合BIST低功耗测试方法,以及将功耗和编码二者结合的完全确定性低功耗测试方法。其中主要内容如下: 1 低功耗BIST方法的概述:列举了当前各种低功耗BIST测试方案,分析了各自的特点,并对他们进行了分类说明。 2 提出了一种混合BIST低功耗测试方案:根据混合BIST测试方案的特点,利用门控时钟测试方法实现了混合BIST中伪随机低功耗测试;在确定性测试中利用加载到CUT上折叠序列的特点,调整加载折叠序列的顺序,改善相邻序列之间的相关性,显著减少了测试过程中电路上的跳变数值,从而大大降低了测试功耗。 3 完全确定性BIST低功耗测试方案研究:针对电路完全确定性测试集的特征,结合LFSR和折叠压缩双重编码方案,完成对完全确定性测试集的编码,并将编码之后获得的折叠种子存储在被测电路ROM中或者是自动测试设备存储单元中。实验数据表明,本方案的编码效果比连续长度编码方案更好,且解压逻辑结构更加简单。当对折叠种子进行解压时,调整生成测试向量之间的顺序,确保相邻向量之间的高相关性,从而避免了电路在测试过程中产生过多的开关活动,因此保证了测试是在低功耗下完成的。


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