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电荷泵锁相环的压控振荡器设计

罗芳杰  
【摘要】: 随着片上系统(SoC,System on Chip)技术的发展,提供系统时钟的锁相环(PLL,Phase Locked Loop)已经成为SoC的重要组成部分,PLL的性能对整个SoC系统的性能有重要影响。CMOS压控振荡器(VCO,Voltage Controlled Oscillator)由于具有频率可控的优点而成为PLL内部振荡器的主流设计形式。本文采用SMIC 0.35um工艺设计一种具有较大频率调节范围和低噪声的差分环形压控振荡器作为PLL内部的频率源,该PLL可应用于高速D/A、A/D转换器等电路的设计。 在介绍振荡器基本原理的基础上,首先分析环形振荡器的结构,并结合具体性能指标的要求选定负载控制型六级环形压控振荡器的结构进行设计。随后给出了完整的设计过程,包括电路设计和版图设计。作为一个重要的设计环节,在设计的最初阶段针对VCO做了基于Verilog_A的行为建模与仿真,由此得出的一些结论直接指导后续设计,同时也有效节省了设计和仿真时间。电路设计主要包括偏置电路、环形振荡器单元电路以及整形电路等内容。特别地,为了减少PLL的锁定时间,在偏置电路中引入限频电路;为了给PLL提供全摆幅的是信号,在VCO的输出电路后设计了整形电路。版图设计是模拟混合信号电路设计的重要环节,为了减少版图设计过程中可能引入的噪声和干扰,本文还给出了基于匹配、对称、屏蔽干扰等方面的版图设计。 利用HSPICE和Spectre以及混合信号仿真工具Nanosim,对相关电路进行了布局布线前、后仿真。仿真结果表明,VCO的调节范围是96MHz-400MHz,在400MHz工作频率处的相位噪声是-104dBc/Hz@1MHz。基于本VCO所设计的PLL已经应用在高速D/A转换器中,顺利通过了多项目晶圆(MPW,Multi Project Wafer)流片与初步测试,达到了预期目标。


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