铋系薄膜的制备及其介电、铁电性能的研究

【摘要】： 在过去半个世纪的时间里,以硅集成电路为核心的微电子技术取得了突飞猛进的发展。半导体芯片的集成度不断提高,伴随而来的是其基本构成单元MOS器件特征尺寸的不断缩小。当MOS器件从微米尺度进入到纳米尺度时,由短沟道效应和量子效应所引发的一系列问题变得不容忽视,严重影响了微电子技术的进一步发展。因此,人们迫切希望找到一种高介电常数(High-k)材料取代原有的SiO_2。而要成为High-k材料的候选材料,除了必须具有较高的介电常数这一基本要求外,还应具备以下几方面条件:①良好的热稳定性(相稳定性)和可靠性;②较高的势垒高度和能隙;③良好的界面质量和较低的界面态密度;④较低的薄膜栅极漏电流密度;⑤相对于Si的大的导带偏移。但是到目前为止,任何一种有望替代SiO_2的薄膜栅介质材料都不能完全满足上述条件。作为候选材料之一的Bi_2Ti_2O_7材料虽然具有较高的介电常数和很好的绝缘性能,但却由于相稳定性较差而大大降低了其在MOS器件中应用的可能性。经过查阅大量文献,我们认为采用掺入稀土金属离子的办法可以改善Bi_2Ti_2O_7材料的相稳定性。因此,我们的研究内容之一就是尝试利用化学溶液分解法将镧系元素中的铈掺入到Bi_2Ti_2O_7薄膜中,期望在改善Bi_2Ti_2O_7薄膜的相稳定性的基础上,获得比纯Bi_2Ti_2O_7薄膜更好的性能。 铁电薄膜的制备始于上世纪五十年代,它是集铁电、压电、电光、非线性光学等诸效应于一体的多功能材料,主要用于铁电存储器中。主要的铁电存储器包括铁电随机存储器(FeRAM)、铁电场效应晶体管(FeFET)和动态随机存储器(DRAM)。与块状铁电体相比,铁电薄膜具有体积小、重量轻、易于集成、工作电压低等优点;此外,它还可与硅半导体电路集成,制备工艺与IC工艺相兼容。铁电薄膜的制备应满足以下几点:①能与金属或导电氧化物电极集成到一起;②与集成器件工艺相兼容;③制备与器件应用相符的薄膜,薄膜高取向或多晶,或者异质结构具有某种特性;④能够制备出某种模式结构,如超晶格或层状异质结构;⑤沉积过程可以重复;⑥沉积速率高且成本低。在本论文中,我们利用化学溶液分解法将以往人们研究较少的K_(0.5)Bi_(0.5)TiO_3铁电材料制备成薄膜,重点研究其铁电存储特性,为它在FeFET器件中的应用提供必要的数据支持。 从以上要求出发,本论文选用化学溶液分解(CSD)法制备前驱体溶液,旋涂法制备薄膜。与其它制膜方法相比,CSD法具有原料选择范围广,所用原料可部分或全部用金属无机盐代替、价格较低,工艺简单、设备成本低,所制备的薄膜材料的化学计量比易于控制,均匀性好等诸多优点。 在对掺铈Bi_2Ti_2O_7(BCTO)薄膜的研究中,采用化学溶液分解(CSD)法在P型硅衬底上制备了不同铈掺杂量的BCTO薄膜,并对其相稳定性、电学性能等进行了分析与比较。 XRD的研究表明Ce~(3+)对于烧绿石相Bi_2Ti_2O_7薄膜具有相稳定作用,能够抑制烧绿石相Bi_2Ti_2O_7向钙钛矿相Bi_4Ti_3O_(12)的转变。掺铈量最多的(Bi_(0.8)Ce_(0.2))_2Ti_2O_7薄膜的相转变温度也是最高的,达到1000℃,比相同掺杂量的(Bi_(0.8)La_(0.2))_2Ti_2O_7薄膜高了约150℃,说明Ce~(3+)对于Bi_2Ti_2O_7薄膜相稳定性所起的作用比La~(3+)更为显著。这种现象可以用电荷补偿理论解释:在还原气氛或空气中对薄膜进行热处理时,薄膜中的氧元素以分子状态逸出,这样就产生了一定数量的氧空位,又由于薄膜表面层中一部分Bi_2O_3的挥发,使得薄膜的表面积有所增加,固-气界面能也随之变大,使得体系中的O~(2-)变得更加不稳定,最终导致整个体系中出现大量的氧空位,这样就破坏了整个固相体系的电中性而使整个固相体系出现了不稳定,这可能是诱发烧绿石相Bi_2Ti_2O_7向钙钛矿相Bi_4Ti_3O_(12)转变的最主要原因。而掺入一定量的与Bi~(3+)半径(1.02(?))极为接近的Ce~(3+)(半径为1.03(?)),可以在一定程度上取代Bi~(3+),减少Bi~(3+)的挥发和氧空位的产生,使体系保持电中性,从而抑制不稳定状态的出现。 通过对各Ce~(3+)掺杂量下(Bi_(1-x)Ce_x)_2Ti_2O_7薄膜漏电流和介电常数数值的分析比较,我们最终确定x的最佳取值在0.12与0.16之间,并据此分别对(Bi_(0.88)Ce_(0.12))_2Ti_2O_7和(Bi_(0.84)Ce_(0.16))_2Ti_2O_7薄膜的晶相、颗粒形貌、漏电流密度、电容-电压曲线、介电常数、介电损耗等性能进行了更为细致的研究。我们根据(444)衍射峰计算了BCTO(0.12)和BCTO(0.16)薄膜的晶格常数,分别为20.62(?)和20.53(?)。对这两种薄膜样品表面的观察和分析表明,薄膜表面平整,无裂纹,晶粒排列致密,边界清晰,大小均匀。对于BCTO(0.12)薄膜,计算出了在不同退火温度下的介电常数、固定电荷密度(N_(fc))和记忆窗口宽度。对BCTO(0.12)薄膜介电常数与频率关系的研究表明,BCTO(0.12)薄膜在2～100kHz之间时具有最好的介电性能,在保证具有较大的介电常数的前提下同时具有较小的介电损耗。在700℃下退火的BCTO(0.12)薄膜,所加频率为100kHz、偏压为-3V时的介电常数和损耗因子分别为214和0.059。用X射线光电子能谱仪分析了BCTO(0.12)薄膜的化学特性,发现Ce~(3+)离子的引入改变了Bi~(3+)离子周围的化学环境,Bi4f主峰的位置向高能端位移了0.57eV。紫外和可见光谱分析表明BCTO(0.12)的带隙能约为3.36eV,吸收边波长出现蓝移现象。对BCTO(0.16)薄膜介电常数与频率关系的研究表明:在700℃下退火的BCTO(0.16)薄膜,在频率为100kHz、偏压为-3V时的介电常数和损耗因子分别为168和0.04。 以上对BCTO高介电薄膜的研究表明,利用CSD法制备的掺铈Bi_2Ti_2O_7薄膜的相稳定性比纯Bi_2Ti_2O_7薄膜大大提高,且Ce~(3+)对于Bi_2Ti_2O_7薄膜的相稳定性所起的作用比La~(3+)更为显著。此外,BCTO薄膜还具有很好的绝缘性和很强的耐击穿能力,同时具有较大的介电常数和较低的介电损耗,非常适合用作High-k材料,充当MOS器件中的栅介质和DRAM中的存储介质。 在对K_(0.5)Bi_(0.5)TiO_3铁电薄膜的研究中,采用CSD法分别在P型硅衬底和Pt/TiO_2/SiO_2/Si衬底上制备了K_(0.5)Bi_(0.5)TiO_3薄膜,采用的是“层层退火”的成膜方式。我们采用多种测量分析方法研究了薄膜的晶相、颗粒形貌、漏电流密度、记忆窗口的宽度及其变化规律、电滞回线和介电温谱等性能。 XRD研究表明,所制备薄膜的结晶取向是无规则的,两种衬底上制备的KBT薄膜并无显著区别。用原子力显微镜对薄膜表面形态进行了观察和分析,发现在两种不同衬底上制备的KBT薄膜的表层都是由类似四棱柱形状的晶粒组成的,晶粒排列紧密,边界清晰,粒径均匀,约在170nm。薄膜表面光滑平整,无空隙和裂纹,两种衬底上薄膜的均方根粗糙度分别为6.6nm和6.2nm。对绝缘性能的研究表明,无论是MFS结构还是MFM结构,所制备的KBT薄膜都显示出很好的绝缘性和抗击穿性。重点对KBT薄膜铁电性能进行了研究,探讨了记忆窗口的宽度及其变化规律,计算出SiO_2界面层的厚度为3nm,讨论了空穴电荷的注入对于KBT薄膜存储性能的影响。研究表明,在±8V时记忆窗口的宽度达到了最大值3.1V,这一数值是Al/SrBi_2Ta_2O_9/HfO_2/Si的两倍。对KBT薄膜的介电温谱进行了研究,发现居里点T_c为350℃,比KBT陶瓷的T_c小。随着温度的升高,介电损耗呈现出先减小后增大的变化趋势。 以上对K_(0.5)Bi_(0.5)TiO_3铁电薄膜的研究表明,高质量的KBT薄膜能够在Si衬底和Pt/TiO_2/SiO_2/Si衬底上通过CSD方法采用层层退火的成膜方式制得,并且具有很好的绝缘性和铁电存储特性,适合在FeFET中用作铁电栅极薄膜。