SrTiO_3陶瓷的制备及其介电性能的研究

【摘要】：SrTiO_3陶瓷由于其高介电常数和低介电损耗而被广泛用于储能器件,如电子传感器、动态随机存取存储器和多层陶瓷电容器。能量存储的新应用已经推动了对加工高频器件的材料的要求,如低介电损耗、相对高介电常数值、介电常数的显着电场依赖性和高能量储存密度。由于现代工业的迅速发展,对电子方面的储能器件的要求也越来越高,且在工业化生产方面也还存在这一些有待解决的问题。基于此基础上,我们通过以SrTiO_3陶瓷为研究对象,通过一些改良和掺杂手段,希望制备出较高介电常数、较低介电损耗和优良的击穿强度的SrTiO_3基的高介电性能的陶瓷。本论文主要通过传统的固相法并按一定的配比制备出在超细粒径的SrTiO_3固溶体陶瓷,而后通过流延法制备出了厚度在0.2mm的陶瓷基片,研究了电极/SrTiO_3接触界面对瓷片介电性能的影响。通过常用的X射线衍射分析(XRD)、扫描电子显微镜(SEM)、铁电磁性测试系统等研究了陶瓷的晶体结构以及微观形貌。实验表明,表面烧银电极和溅射银电极对陶瓷片的测试的应用有很大的影响,在880℃时,溅射的银电极得到的介电常数是涂覆银电极近似2倍,从12000上升到23000,温度系数也小于20%;且在相同条件下,提高烧银温度和延长烧银时间有利于银电极的固化和致密度的提升;并通过模拟和对单晶样品的处理研究得到,样品表面和电极之间的接触电阻越小时,介电常数就越大,当两者形成欧姆接触时,介电常数最佳。用掺Nb的单晶SrTiO_3样品可有效的将电极接触电阻、晶界电阻和晶粒电阻进行剥离,从低频到高频,测的电阻也是依次降低,相应的电容Cp也是一一对应,并通过Zview的模拟也得到了相应的结果。这使晶界层电容材料内部的各个结构的作用更加明朗化,为后期监控材料的制作奠定了更加有效的指导作用。为了进一步探究晶粒的大小的均一性对SrTiO_3陶瓷基片的介电性能影响,我们在半导化环节通过改变烧结温度来研究晶粒的变化,进而改善其介电性能。通过实验我们得出了粒径的大小随着烧结的温度呈现先升高后下降的趋势,且相应的介电常数和耐压值均随着温度的升高先升高后降低,在保证还原性气体的比例一定的情况下,陶瓷基片的性能在1440℃烧结2h时达到最佳,粒径达到近2μm,不但能够得到结构比较致密的陶瓷基片,使材料内部的气孔数量降低,进而降低了损耗,提高了陶瓷基片的介电性能,而且其介电常数也能够达到24000,损耗在0.02左右,温度系数小于20%,其击穿强度是1.5kV/mm也基本保持不变,满足电子器件对陶瓷材料的要求。随着科技的进一步发展,为了使陶瓷基片拥有更加广阔的应用市场,现在重要的工业和军工企业对陶瓷基片的耐压值的要求越来越高,这也使得对陶瓷基片氧化剂的研究成为了重点。在最后我们通过配置不同的氧化剂配方,改善陶瓷基片的介电性能。在保证氧化温度1060℃不变的情况下,选用Pb304、Bi203、CuO、B化玻璃四种不同比例的氧化剂进行研究。结果表明,当添加的纯的B化玻璃时,相比其他几种氧化剂的配比具有更高的介电性能,其介电常数为25000,高频时的介电损耗为0.01左右,击穿强度为1.5kV/mm,且不含Pb、Bi等重金属离子,更利于环保。