低电压低功耗高稳定性CMOS锁相环的研究与设计

【摘要】： 锁相环频率合成器现在日益广泛地应用于通讯、微处理器系统中,并且随着集成电路的发展以及SOC技术的出现,其已经成为超大规模集成电路中不可或缺的模块。本文对用于频率合成器的锁相环模块展开了详尽的分析与研究,并对其核心部分――压控振荡器电路进行了改进。 本文在对锁相技术的发展历史和研究现状调查研究的基础上,从锁相系统的工作原理入手,分析了锁相环的数学模型,并以此为出发点对其跟踪性能、捕获性能、稳定性及噪声性能等性能进行了较为深入的研究,对环路的各项参数指标进行了详细的推导,得出了锁相环数理分析的普遍结论。本文还对差分延迟结构环形压控振荡器电路进行了深入的分析与研究,并提出了一种基于高质量电阻电路的主从差分延迟结构环形压控振荡器,其采用了一种新型的主从差分延迟结构,并用一个更有效、更稳定的负载电阻电路结构来替代VCO设计常使用的单个MOS管电阻结构,使其系统稳定性有了相应提高。电路设计是基于0.35μmCMOS工艺,并通过Hspice仿真软件对其进行仿真,结果表明该压控振荡器有很宽的频率范围,输出频率与控制电压间的线性度较好,相位噪声低。整个振荡器是基于2.5V低电源电压环境设计的,且其性能与工作在5V电压情况下的传统压控振荡器基本相当,符合低电压低功耗的设计要求。综合以上的研究与设计,本文用所改进的压控振荡器、无死区鉴相器及电荷泵电路组成了用于频率合成的锁相环电路,并对此电路进行整体设计及仿真,结果表明其在锁定时间、频率范围、输出相位抖动及功耗方面具有较好的性能,且对提高锁相环频率合成器的整体性能有一定的作用。