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基于时钟恢复系统的锁相环设计

殷蔚  
【摘要】:随着SOC技术、IP核技术的发展,锁相环作为一个基本的ASIC宏单元,它在无线通讯和微处理器电路中作为时钟电路的应用将更加广泛。特别是现代通讯业的迅速发展,蜂窝电话(Cell Phone)和蓝牙技术(Blue Tooth)的涌现,对片内同步和片间同步都提出了新的要求。对锁相环工作频率、功耗、相位噪声特性、锁定速度、芯片面积、工艺成本和设计成本等方面的研究也逐渐成为人们关注的焦点。 本文主要设计了基于时钟恢复系统的锁相环路。设计目的是采用锁相环(PLL)和延迟锁相环(DLL)实现USB2.0收发器宏单元(UTM)的时钟恢复模块。其中PLL环路构成的时钟发生器将外部晶振的12MHz正弦信号生成本地需要的480MHz时钟信号,DLL依据本地时钟信号对外部数据信号进行时钟恢复。文中首先介绍了课题研究背景,论述了锁相技术的历史、发展及现状等。并对锁相环的基本原理进行了简单的介绍与分析。在此基础上,分别对PLL模块与DLL模块的各单元电路进行具体的设计。最终完成了对基于时钟系统的锁相环路(包括PLL和DLL)的设计。 设计采用2.5V,0.25μm First Silicon CMOS工艺来实现,在HSPISE平台下进行了仿真验证。仿真结果表明:PLL环路的锁定时间仅为2.4us,480MHz工作频率下功耗仅为12mW,并且输出的频谱呈现出较高的纯度,具有高速、低功耗、低噪声的特点;DLL环路的锁定时间仅为2.4 ns,具有高速的电路特点,并且具有带宽可调节的优点。其中PLL进行了版图设计,通过了版图提取和后仿真验证,得到最终的设计版图。因此,本文所设计的锁相环路具有较高的性能,符合现今高速电路发展的要求。


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