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高速时钟恢复电路的ASIC研究与设计

张爱琴  
【摘要】: 随着信息产业的不断发展,人们需要高速、宽带的互连互通来交互信息。为了适应这种趋势,光纤通信正在逐渐取代传统的电缆通信。时钟恢复电路(CRC)是光纤通信和许多类似数字通信系统中不可缺少的关键电路。近年来,随着光纤标准向STM-16(2.5Gb/s)和STM-64(10Gb/s)级别的提升。系统对芯片速度提出了更高的要求,而CRC正是速度提升的主要瓶颈。因此,对STM-16(2.5G/s)速率的时钟恢复电路的设计具有重要的意义。 本论文的主要目标是,采用标准0.18-μmCMOS工艺,分析、研究并实现符合STM-16(2.488Gb/s)级别的时钟恢复电路。本论文采用了锁相环结构,从NRZ数据中得到时钟信号。根据已有的研究成果,对高速宽带时钟恢复电路进行拓展研究,提出了一种双支路无切换结构的时钟恢复电路。系统由一个Hogge鉴相器,一个鉴频鉴相器,一个二阶无源滤波器,两个采用Current Steering Switch技术的单端电荷泵和一个3级环形振荡器构成。 本论文给出了时钟恢复电路的基本原理以及采用PLL型时钟恢复电路的完整的电路设计和版图设计,并基于0.18-μmCMOS工艺用Cadance Spectre仿真软件对电路进行了模拟。模拟结果显示其VCO自由振荡频率为2.5GHz,在1.8V电源电压下的功耗为23.8mW,锁定时间为1.6μs,输出时钟的单端峰峰电压为1.8V,相位抖动峰峰值为20ps,频率锁定范围为1.9GHz。结果表明采用该方案实现的时钟恢复电路功能正确,达到设计要求。


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