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基于FPGA的AES算法优化与设计研究

林娟娟  
【摘要】:在这个信息化和网络化的时代,保障信息的安全和网络的安全是责无旁贷的。只有安全的网络才能保证网络生活的有序进行,机密信息不被窃取,系统不容易遭到破坏等。网络的安全性包括:网络保密性,可用性,可靠性,完整性和真实性。所以我们既要保证网络的系统和设备的安全,更要保证信息数据的安全。在现阶段,用于保证数据安全最有效的手段是对数据信息进行加密。所以研究和分析密码算法有很大的实际意义。 AES (advanced encryption standard)算法作为新一代美国数据加密标准,由于它具有加解密速度快,安全性高等特点,已经成为了国际标准。因此AES算法的研究在其生效之后一段很长时间内国内外研究的热点,它已经被应用到信息安全的各个领域。目前,对AES密码算法的实现有软件实现和硬件实现,在AES作为标准之初,大多数人是用软件实现的,所以对软件实现的研究也相对深入,而且实现起来比较容易。但是用软件实现的AES算法有诸多不足,所以人们开始探索研究用硬件实现。本文就设计了一种基于硬件实现的AES密码算法。 论文首先详细的介绍了AES算法的理论和算法结构。并且针对其设计原则和算法运算的特殊性,分析了其设计技巧和详细描述了各个模块的实现过程。在设计实现的过程中考虑的主要因素是面积和速度。所以在实现算法的具体实现过程中,优化了S盒和列混合变换使其加密模块和解密模块可以复用,以此来达到节省面积和加快速度的目的。在设计中本文使用了Verilog语言对整个个算法进行了描述。用Modelsim仿真工具对AES算法的整个模块进行了仿真验证。同时也用了Altera公司提供的QuartusII工具对AES算法进行了综合编译。从综合的结果可以得知AES算法基本达到了预期的设计目标。既满足了加解密的速度要求,又尽可能的节省了面积,达到了速度和面积的平衡。


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