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多精度神经网络加速阵列研究

田野  
【摘要】:卷积神经网络自问世以来一直在计算机视觉领域发挥着重要的作用,随着科学研究的进步和技术的发展,卷积神经网络能够胜任愈发复杂的任务。然而随之而来的后果是模型越来越复杂,参数量也在不断地提升,神经网络的训练和推理需要消耗大量的时间资源以及硬件资源。传统的通用芯片如CPU、GPU平台在处理复杂神经网络模型的问题上遇到了瓶颈,于是人们开始把目光投入到专用加速芯片的研究上。研究人员通过针对性的体系结构设计,采用新型存储器件等举措,增大数据的复用率、减少存储单元和计算单元间的数据存取,设计出了一个又一个专用于神经网络的硬件加速芯片。相比于传统的通用芯片,它们性能更高,耗能更低,能很好地映射复杂的卷积神经网络模型,提升执行的效率。同时随着芯片的复杂度的提升,为了提高流片的成功率,芯片验证工作也开始慢慢被人们所重视,现在已经成为芯片开发流程里必不可少的关键一环。本文首先介绍了神经网络的生物神经元模型以及基本数学模型,总结概括了神经网络的发展历史与现状,重点介绍了卷积神经网络的基本原理和概念,分析了典型卷积神经网络的结构。随后介绍了神经网络加速器的相关研究,对不同的神经网络加速器进行总结分类,对一些具有代表意义的成果进行了分析研究。除此之外,因为芯片验证这个环节在整个芯片开发流程的关键性,本文还介绍了芯片验证的相关流程与规划,同时对目前最主流的验证方法学:通用验证方法学(Universal Verification Methodology,UVM)进行了分析,阐述了验证平台的结构与运行机制,为接下来的针对本设计方案的验证做好了铺垫。随后本文详细地介绍了所设计的一种多精度神经网络加速器,本设计可以满足四种精度数据类型的运算,随后针对四个二级模块:输入缓冲模块,神经网络计算单元,结果处理模块,内存调度单元,从架构、接口、指令配置等不同的方面进行了剖析。深刻理解神经网络加速器中关于存储单元与计算单元的数据交互、计算单元中的数据流、数据复用等关键性问题。在完成设计后本文还将芯片验证的流程引入本次研究,首先对模块级验证进行了详细的验证规划,规划完成后开始验证平台的搭建以及功能点的检测。同时提出了一种模块级验证的复用方案,在后续进行类似的验证时可以省去重复的步骤,提高工作效率。在模块级验证的基础上对系统进行验证,映射了一个自己搭建的简单卷积神经网络并以MNIST手写数字集进行测试,在所有数据精度下结果的准确率都能达到98%以上,在结果准确率满足要求的基础上进一步验证加速性能,在100MHz的时钟频率下帧率可达1894fps,对比CPU和GPU加速性能均有提升,达到了预期的目标。


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