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并口存储芯片测试系统的设计与实现

王展意  
【摘要】:随着世界集成电路产业的不断发展,各种集成电路设备对于存储器的要求也越来越高。传统存储器一般分为非易失性存储和易失性两种,非易失性存储一般具有高速读写的特点但数据断电不可保留,易失性存储则与之相反。几乎没有一种传统存储器可以兼顾两种优点,但是近年来随着对存储技术的研究不断深入涌现出一批新型存储器。在这些存储器中应用前景比较明朗的一款是MRAM(Magnetic Random Access Memory,磁阻随机存储器),由于基础结构的制造工艺限制目前这种存储器还处于研发阶段。在一款合格的商用存储器大量上市之前需要进行完备的芯片测试工作,以确保芯片的各种功能的稳定,所以找到一种操作灵活、成本低廉的存储芯片测试系统显得尤为重要。本文主要在研究新型存储器MRAM结构的基础上,通过嵌入式Microblaze处理器搭建了一个用于DDR4(Dual Date Rate 4,双倍速率第四代接口)的功能测试系统。本文并口存储芯片测试系统的研究内容主要分为以下四个部分:(1)新型存储器的发展背景和国际和国内的研究现状,新型非易失存储器的结构和特点,以及存储器故障模型与测试算法。(2)研究DDR4标准协议的逻辑设计部分,包括引脚功能,各种接口命令,模式寄存器配置,DBI(Data Bus Inversion,数据总线翻转)、DM(Data Mask,数据掩码)、CRC(Cyclic Redundancy Check,循环冗余校验)校验算法,时序参数要求等等,在深入学习了DDR4接口逻辑控制方法后设计测试系统。(3)进行FPGA(Field-Programmable Gate Array,现场可编程门阵列)核心板的选型,学习FPGA主板电源模块的上电顺序与电压要求。研究时钟的产生以及上位机和测试系统的接口通信模式,上位机通过Mini USB(Universal Serial Bus,通用串行总线)接口对核心板供电,并通过USB转UART(Universal Asynchronous Receiver/Transmitter,通用异步接收发送器)芯片将上位机发送的指令格式转为测试系统可以接收的UART通信格式。(4)测试系统采用SOPC(System-on-a-Programmable-Chip,片上可编程系统)系统的设计方法,通过FPGA实现了硬件部分的连接,使用Microblaze和GPIO(General-purpose input/output,通用接口)等ip软核搭建嵌入式系统硬件部分。测试系统通过串口调试工具和上位机的PC(personal computer,个人计算机)端进行通信。之后通过SDK(Software Development Kit,软件开发打包工具)控制测试系统的接口时序产生测试激励,具体通过各种接口的API(Application Program Interface,应用程序接口)函数产生DDR4接口时序并进行上板验证。


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