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SOI阶梯掺杂LDMOS的设计与实验

刘全旺  
【摘要】: SOI (Silicon On Insulator)高压集成电路具有无闩锁、漏电流小、抗辐射、隔离性能好等优点,已成为功率集成电路(Power Integrated Circuit)的重要发展方向。SOI高压横向耐压器件是高压集成电路的核心和关键,受到了国际上众多学者的关注。近二十年来,众多学者提出了很多种器件结构和技术,为SOI高压器件的发展做出了贡献,但是SOI的耐压和导通电阻的折衷问题一直是无法忽略的。 本文研究内容来源于国家自然科学基金重点项目(项目编号60436030)。围绕SOI阶梯掺杂LDMOS器件的优化问题,本文从器件结构和工艺材料方面出发,借鉴已有理论,进行了SOI Single-RESURF LDMOS的优化研究以及SOI阶梯掺杂漂移区LDMOS的优化设计及器件制备实验。 SOI Single-RESURF效应研究。研究了SOI Single-RESURF LDMOS的器件参数对击穿电压和导通电阻的影响。采用数值模拟分析方法,深入研究了漂移区长度、漂移区浓度、埋氧层厚度、顶层硅厚度、氧化层电荷以及衬底偏压对RESURF效应、击穿电压和导通电阻的影响。仿真结果表明,击穿电压与导通电阻存在明显折衷关系,因此在选择器件结构时要选择埋氧层厚度大,漂移区浓度高,在保证击穿发生在纵向的情况下,漂移区长度越小越好。 SOI阶梯掺杂漂移区LDMOS的优化设计与制备实验。理论分析、数值模拟和实验结果表明,该结构可以使表面电场变得更加均匀,有效提高器件击穿电压。该功率器件的版图设计为圆形结构,避免了球面结的形成,有效的降低了曲率效应造成的电场集中。在器件设计过程中,在源端和漏端都采用了多晶场板技术,减小了表面PN结和NN+处的峰值电场,避免了器件在这两处过早击穿。在工艺设计过程中,采用工艺模拟仿真方法,设计出与BCD工艺兼容的工艺流程,而且只需多两张掩模版也能与CMOS工艺相兼容。 在进行高压SOI LDMOS的实验过程中,开发出一种新的制备厚膜SOI材料的制备工艺SIMOX+Epitaxial+SDB,简称SES法。在3μm顶层硅、1.5μm埋氧层的SOI材料上成功研制了耐压为250V,导通电阻为1.6?mm2的二阶掺杂SOI LDMOS,其耐压比相同结构的均匀掺杂漂移区器件提高了57%,而导通电阻下降


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