SOC软硬件协同方法及其在FPGA芯片测试中的应用研究

【摘要】：一个SOC芯片的面市包括了设计、验证和生产等,其中验证所耗费的时间和费用占了整个SOC芯片成本的70%-80%。因此,对SOC验证技术的研究已经成为当今世界IC行业的发展重点之一。 本论文主要研究了软硬件协同验证方法及其在FPGA芯片测试中的应用。主要完成了以下四方面的工作。 第一、为了同时兼顾架构级验证和事务级验证,提出并且验证了一种SOC软硬件协同验证系统的四层架构模型,即应用层、事务层、传输层及通道层。在这种结构中,充分考虑了使用不同硬件通道(即PCI、USB、PCI-E和以太网接口等)、验证不同模型(即事务级模型、架构级模型等)和采用不同设计语言(汇编、C/C++、VHDL/Verilog等)等在SOC验证中的不同需求。 第二、为了实现PC机上的EDA软件数据与硬件加速器上的被测试对象(DUT)端口数据之间正确和有效的交互,提出并且验证了具有自主知识产权的SOC软硬件协同系统软硬件通讯协议。本论文中实现的SOC软硬件协同验证平台和FPGA测试平台均是使用该协议来实现数据通讯的；本论文还研究了提高软硬件协同平台数据传输速率的流模式方式；在SOC软硬件协同验证平台中验证了FIR滤波器、H.264解码器和频率定位器等设计。 第三、首次提出并实现了基于SOC软硬件协同方法的FPGA芯片测试系统。与目前FPGA测试领域广泛采用的自动测试设备(ATE)相比,本论文提出的方法综合了软件的灵活性、易观测性和硬件的快速性,具有PC提供的存储深度,满足用户要求的I/O管脚数目多等优点。该方法还可自动定位FPGA中的错误单元,提高FPGA的测试速度和可靠性,降低测试成本,与传统的自动测试仪(ATE)相比有较高的性价比。而且,采用软硬件协同技术,可以直接使用设计人员的验证向量实现对原片的测试,实现了设计与测试的一体化规划,加快了产品的上市时间。 第四、通过图论理论、逻辑资源级联方式、对测试线段驱动能力的增强和测试资源的监控等方面的算法研究,实现了对FPGA中资源的全覆盖测试；填补了国际上IOB和WEB全覆盖测试方法的空白；提出并验证了5次完成CLB逻辑资源的测试(通常需6次以上),以及6次配置下完成88.3%的IR资源测试覆盖率算法(首次报道此试验结果)。该算法与基于SOC软硬件协同方法的FPGA芯片测试系统相结合,形成了一整套具有自主知识产权的FPGA全覆盖测试方法,使用该方法实现了对Xilinx公司XC4000系列FPGA芯片全覆盖测试。 最后本论文给出了SOC设计验证的未来需要研究的方向,如被测试对象内部信号全可视,ESL设计与验证方法及数模混合仿真加速方法等。