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CMOS锁相环频率综合器的研究与设计

谢吉辉  
【摘要】:锁相环(Phase-Locked Loop,PLL)频率综合器具有易集成、低功耗和低输出抖动等优点,已成为无线通信系统中无线发射机和接收机的重要组成部分。随着无线通信技术的发展,锁相环频率综合器应具有低电压、小面积、高工作频率和可编程的输出频率等特性。因此,本文采用UMC 90nm CMOS工艺对低电压可编程的锁相环频率综合器进行了研究设计。主要内容如下:首先,在分析锁相环频率综合器的基本原理基础上,本文分析了鉴频鉴相器(Phase Frequency Detector,PFD)、电荷泵(Charge Pump,CP)、环路滤波器(Loop Filter,LPF)、压控振荡器(Voltage-Controlled Oscillator,VCO)和分频器(Divider)等子电路的基本原理。其次,在分析锁相环频率综合器的系统特性基础上,本文采用Verilog-A对双通路结构的锁相环建立行为级模型,并在不同输入频率、电荷泵电流和分频比情况下对系统进行了行为级仿真验证。第三,本文研究设计了锁相环频率综合器的子电路,主要包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器等。其中,鉴频鉴相器采用可编程控制复位延迟结构和正反馈输出结构,从而避免了死区,获得对称输出波形;采用运算放大器和偏置电路构成可编程结构的“自举”电荷泵电路,实现了多电流输出;采用双控制电压结构设计了一种自偏置环形压控振荡器,输出缓冲电路采用互补信号控制结构,调节输出信号占空比。最后,本文采用UMC 90nm CMOS工艺设计了一种电源电压为1V、输入频率为80MHz~130MHz、输出频率为1.6GHz~3.9GHz的锁相环频率综合器。仿真结果显示:电荷泵电流为24μA~144μA,电流失配为0.12%~2.8%;多模分频器的分频比为16~31;压控振荡器的相位噪声小于-110d Bc/Hz@10MHz;在不同工艺角下,环路的输出时钟抖动小于10ps,锁定时间小于5μs。


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