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基于28nm工艺的数字芯片静态时序分析及优化

李洋洋  
【摘要】:随着集成电路产业的飞速发展,芯片的设计规模越来越大,同时芯片的时钟频率越来越高。在对芯片设计的检查中时序分析是一项复杂且重要的工作,只有当满足时序要求后电路中的数据才能正确的锁存和传输,从而保证芯片电路的正确工作,达到理想的性能。芯片的频率越来越高和功能越来越复杂,对芯片的时序设计提出了挑战。而对于芯片在时序设计中的出现的时序违例能否修复成为直接影响芯片的时序性能和功能的关键因素。因此,正确合理的时序违例修复方法成为芯片时序设计的一个重点。本课题基于作者所在公司设计的一款28nm工艺的数字移动基带芯片,在芯片物理实现的布局布线后,提取网表文件和互连线延时文件,利用synopsys公司的时序分析工具Primetime进行多模式多端角(MCMM,multi-corner multi-mode)的静态时序分析(STA,static timing analysis),并针对时序分析结果中的时序违例通过工程改变命令(ECO,engineering change order)进行修复。在时序分析中考虑了信号完整性的影响,并运用28nm工艺中新提出的高级片上误差(AOCV,advanced on-chip variation)分析方法,提高了时序分析精度。基于AOCV的计算理论,本文提出了一种新的时序路径延迟计算方法,可减少静态时序分析中的计算工作量。文中研究和总结了ECO中采取的改变单元延迟的方法,通过实验数据证明方法的正确性。本文分析和研究了芯片时序设计中出现的时序违例,包括建立时间,保持时间,recovery和removal,最大转换时间及RC-011问题,通过ECO来改变单元延迟,从而优化整条路径延迟,解决时序违例问题,达到了芯片时序收敛的要求,并从芯片的物理方面和功耗方面进行权衡分析,对设计进行了进一步优化。本文基于AOCV的理论提出的新的计算时序路径延迟方法,相比传统时序路径延迟计算方法,可以减少静态时序分析时对时钟路径上共同路径的延迟计算工作量,对于时序分析方法的优化和时序分析工具的开发,具有一定的理论研究意义和参考意义。文中提出的时序违例的修复方法,具有较强的工程实用性和参考性,在多个项目的时序优化中已经运用并达到时序收敛的效果,对于从事芯片后端物理设计及时序分析与优化工作的设计人员具有一定的实践参考意义。


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