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基于BOOM的浮点单元的设计优化与验证

徐飞  
【摘要】:RISC-V指令集架构的诞生让国内CPU行业的发展看到了希望,而浮点执行单元是CPU设计中的关键单元,其设计复杂,执行时间长,常常由于过长的关键路径而影响CPU的时序性能,所以怎样提高浮点单元的性能成为处理器设计中的关键研究方向。本文基于RISC-V架构满足BOOM指令集设计一款支持单、双精度的浮点执行单元并对其进行时序优化和验证。浮点单元的设计主要包括数据通路和运算模块的设计。浮点指令有54条,包括浮点乘加、浮点除法、浮点开方、浮点转换、浮点比较以及浮点存储类指令。其中浮点除法在基2的手工算法上进行改进,使用基4算法来实现,因为基4算法每次循环可以产生两位商数字,所以相比较基2的手工算法,运算周期缩短一半。浮点乘加融合部件在原有的基础上添加前导零预测部件,使得前导零的预测能够与尾数加减操作同时执行,从而提高了后续的规格化移位的效率,降低操作延时,同时采用双精度乘加部件完成单精度的乘加运算,实现方法是将单精度数在运算前先转换为双精度形式,运算后再转换成单精度形式,其引起的操作延时增加很小,但是很大的减少了面积占用。最后,基于UVM验证方法学搭建验证平台来验证FPU模块的正确性,同时使用FPGA完成系统级验证。验证平台采用定向向量和随机向量共同测试的方法,Reference采用伯克利大学的Soft Float,经过多次验证,功能覆盖率达到100%,代码覆盖率达到99.6%。FPGA验证也顺利跑过所有的SPEC2006测试集,IPC提升9%。使用Design Compile工具在28nm工艺下采用tt工艺角进行综合,时序提高2.7倍,面积减少8.7%,功耗减少7%。


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