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10/100M以太网PHY芯片时钟产生电路的设计与实现

廖宇航  
【摘要】:人类社会进入20世纪以来,随着计算机、网络和通信技术的联合,标志了人类社会进入了崭新的信息时代。得益于信息时代的发展,网络技术也飞速发展,以太网(Ethernet)是目前最普遍使用的局域网技术,近年来,以太网技术也发展迅速。作为以太网网络上的重要部分,以太网PHY(物理层)芯片始终支持着以太网的高速发展。作为以太网PHY芯片中的关键模块,时钟产生电路很大程度决定了以太网的性能。本文在旨在研究IEEE 802.3协议的基础上,采用标准CMOS工艺实现用于10/100Mbps以太网PHY芯片的时钟产生电路。本设计的时钟产生电路主要由电压、电流基准电路、低压差线性稳压器、两个电荷泵锁相环CPPLL(Charge-Pump Phase-locked Loop)、CML(Current Mode Logic)电路组成。论文首先介绍以太网的收发结构、得出了时钟产生电路的主要组成;其次对各个电路模块进行了理论分析,推导出了各个电路的参数,完成了模块的仿真模拟验证;最后基于标准CMOS工艺,完成了10M/100Mbps以太网中的时钟产生电路的版图设计。本设计的主要技术指标有:典型条件下锁相环输出125MHz频率处,抖动小于10ps;在工作温度-55℃至125℃范围内,基准电压的温度系数小于50ppm/℃;LDO输出电压1.8V±5%,输出电流典型60m A,带有120m A的过流保护。通过版图设计以后的后仿结果表明:在125MHz时钟频率输出下,输出信号的抖动典型值仅为6.5ps;在工作温度-55℃至125℃范围内。基准电压的温度系最大为47ppm/℃。LDO输出电压1.795V,107m A过流保护。在各种PVT组合下电路性能优良,完成了整个芯片的预期设计指标。


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