基于HLS的高性能JPEG编码器设计

【摘要】：随着集成电路技术的更迭,设计JPEG编码专用的硬件电路变得比以往更容易,硬件化的JPEG编码电路比软件算法有着效率高,功耗低,并行度高等优点。但使用传统方法设计硬件化电路仍存在巨大的难度。高层次综合技术的不断发展和进步,使其成为设计硬件化电路可行的选择,使用算法级代码自动构建符合约束的寄存器传输级文件,经过优化后的高层次综合设计可转换为低延时和高吞吐率的电路,因此使用高层次综合技术设计JPEG编码器电路具有重要意义。本论文使用HLS技术完成JPEG编码器的设计,针对传统JPEG编码器的延时高,编码效率低的问题,提出结构和性能优化后的JPEG编码器设计。在JPEG编码器结构优化上:将位宽及速率相同的行变换,量化及扫描模块合并,减少了接口电路面积。将熵编码中位宽及速率不同的搜索,编码及输出模块拆分,使用FIFO电路进行模块连接,大幅降低了编码延时;在性能优化上:采用循环展开,流水线化以及函数划分的方法对JPEG编码器的DCT,量化扫描及熵编码模块进行了性能优化。优化后的设计有效地降低了编码延时周期,提高了编码效率。经过仿真测试,JPEG编码器RTL代码功能与HLS程序完全一致,JPEG编码器延时周期为24个时钟周期,编码效率为14.41时钟周期/块。相比较传统方法设计的普通结构JPEG编码器,本论文提出的设计在延时周期上降低了 74%,编码效率上提高了 85.27%。针对采用HLS技术后造成电路功耗及面积较大问题,本论文采用门控时钟使能信号生成技术,状态机编码技术以及空闲信号插入技术对JPEG编码器的功耗进行了优化,采用操作数聚合,资源共享以及去除冗余逻辑等方法对JPEG编码器的面积进行了优化。测试结果显示,优化后JPEG编码器的功耗降低了 20.3%,面积优化后降低了 11%。