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嵌入式SRAM的优化设计方法与测试技术研究

周清军  
【摘要】: 嵌入式存储器是集成电路IC(Integrated Circiut)的重要组成部分,其在片上系统SOC(System on Chip)中的数量和面积都在稳定地增加。嵌入式随机存储器RAM(Random Access Memory)通常是SOC中密度最大的模块之一,在制造过程中很容易产生缺陷,从而降低了SOC的成品率。降低嵌入式存储器的功耗可降低整个SOC的功耗。本文深入地研究了嵌入式静态随机存储器SRAM(Static RAM)的高成品率及低功耗优化方法,并讨论了嵌入式SRAM的测试技术。主要的主要研究工作和成果如下: 1.论文首先分析了芯片制造过程中的缺陷类型,由此产生的电气性能的变化,抽象出了芯片故障模型。研究了芯片测试的分类问题和测试成本的计算。讨论了常用的可测性设计方法及SOC测试对测试人员和设计人员的挑战。 2.为了提高SOC的成品率,增加冗余逻辑来代替SRAM的错误单元,使用电熔丝盒E-fuse box(Electric-fuse box)保存错误单元的地址。只需执行一次存储器内建自测试MBIST(Memory Built-in Self Test),并将错误单元的地址永久保存在E-fuse box中,避免了每次上电均需MBIST测试以检测错误单元的地址,节省了测试时间。利用二项分布计算最大概率缺陷字数Km,并把Km设为存储器的缺陷字数,求出了最佳冗余逻辑及fuse数目。去掉了写SRAM时的MUX硬件选择,即数据同时写入SRAM的错误单元和冗余逻辑,当外部输入地址与E-fuse box中的错误单元地址匹配时,只有冗余逻辑中的数据被读出,大大节省了硬件资源。 3.讨论了常用的动态功耗和静态功耗优化技术,分析了静态功耗及动态功耗的估算方法。以前的功耗计算仅仅考虑正常功能模式下的功耗,随着SOC越来越复杂,测试模式下的功耗对总功耗的贡献越来越大,如何有效降低测试模式下的功耗已经成为低功耗设计的重要内容。本文提出了一种嵌入式SRAM的低功耗优化方法:增加隔离逻辑及电源开启/关闭状态以降低测试模式下的功耗。增加隔离逻辑使电路的悬空端强行进入低电压状态,子模块电路只有漏电流存在。引入多种测试模式,并引入子模块的概念。根据各种模式的实际需要将相应子模块的电源打开或关闭(Power on/off),降低了SOC的整体功耗. 4.增加冗余逻辑后存储器总体面积变大,每个晶圆上所能容纳的SOC芯片数目将会减少,从而影响集成电路的成品率。为了能更客观地反映成品率的变化,引入成品率边界因子B,并进一步确定了冗余逻辑经济性的边界是B=1。讨论了BIST的基本结构,着重讨论了IEEE P1500测试环结构及测试语言。分析了MBIST结构及常用的MBIST测试算法,详细地分析了March算法。 5.从实际项目出发,将优化的SRAM64K×32应用到SOC中,设计了SOC的总体构架,较详细地讨论了验证技术。重点介绍了利用Onespin工具进行模型检查的方法。在功能模式和各种测试模式下,数量有限的Pad如何进行复用以节省资源,在Pad控制逻辑设计中给出了实例。具有自检查功能的测试平台(Testbench)可以避免繁琐的人工检查,大大提高验证的效率。本文分析了嵌入式SRAM64K×32的可测性DFT(Design for Test)结构,基本时序以及Testbench代码;给出了使用TOPS工具进行测试向量转换(Pattern Conversion)的流程及相关脚本;讨论了用ModelSim进行测试向量再仿真(Pattern Resimulation)的C Shell脚本;用DC工具进行了逻辑综合,并用Astro工具设计了物理版图。 6.设计了整个SOC的测试结构,较详细地讨论了各种测试模式的实现方式。该SOC采用90nm CMOS工艺技术成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW。测试了一个直径为300毫米晶圆上的所有2061个SOC芯片,每个芯片包含一个优化的SRAM64K×32,并对SRAM64K×32的测试方法进行了讨论。论文最后给出了测试结果,并对测试结果进行了对比和分析。测试结果证明了该优化方法的正确性和实用性。


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