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低延时寄存器定制设计与实现

赵宗浩  
【摘要】:集成电路目前仍在按照摩尔定律飞速发展着,单一芯片晶体管数目已达到数十亿、芯片主频达到数G赫兹。目前主流芯片设计实现方法为基于标准单元库的半定制设计方法,在追求强大的可靠性和通用性时会牺牲部分性能。因此,在设计高性能处理器时,标准单元库通常难以满足速度需求。40nm工艺下普通低阈值寄存器延时大约60ps左右,对2GHz以上微处理器来说,寄存器延时已超过栈间延时的12%以上,减小寄存器延时成为提升微处理器性能的关键问题。 本文提出并实现了一类低延时脉冲寄存器(LDPR,Low Delay Pulse Register),该寄存器使用脉冲锁存器结构,节约了一级锁存延时,在全定制精细调整结构与晶体管尺寸的情况下,大大缩短了寄存器的传播延时。同时,本文完成了LDPR寄存器成组和多种驱动能力设计以及版图绘制。版图模拟结果表明,本文设计并实现的低延时脉冲寄存器的传播延时比标准单元库中的主从边沿触发器减少50%。成组寄存器的组内寄存器时钟偏差小于0.3ps。 经过特征化的寄存器可以被主流布局布线工具识别使用,将本文提出的低延时脉冲寄存器在物理设计实例中进行可用性实验,针对实际工程问题编写了脚本,可以让工具正确的使用此类低延时寄存器。寄存器在整个物理设计流程中应用正常,未出现任何错误,实验证明本文提出的LDPR寄存器具有实用价值。


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