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EDGE调制解调的ASIC设计与实现

庞海朋  
【摘要】: 由于当前国内3G刚刚起步,3G网络无论在覆盖率还是稳定性上无法完全取代现有的2G网络,因此支持2G和3G的多模基带芯片市场巨大。开发出专用的EDGE基带调制解调IP核不仅有利于多模基带芯片的模块化管理,亦可为手机生产厂家提供差异化的解决方案。本文结合某公司基带芯片设计需求,深入研究了EDGE调制解调的ASIC实现,完成了各个关键模块的结构设计和RTL级设计及FPGA验证。 首先本文提出设计需求,确定设计需求后在MATLAB上开发工具箱EDGEsim对系统建模,以评估选用算法(如GMSK解调用的Viterbi均衡及8PSK用的基于LMS自适应滤波的判决反馈均衡等)的复杂度、对系统性能做仿真并为模块的硬件设计提供测试源。模块的硬件设计采用“突发处理单元+公共运算单元+存储管理单元”的架构,该架构的最大优势是在满足数据吞吐量的前提下通过复用运算单元来压缩面积。硬件实现后通过功能仿真确认了设计与系统规范的等价性。功能仿真后将基带调制解调下载到FPGA配合射频芯片及协议栈完成调制解调功能(采用业内普遍认可的CMU200加载B-17选件的环回模式做误码率检测)的测试。 最后本文给出了设计的综合结果,本设计在TSMC90nm库以约12.1万门的资源开销即可完成系统所需工作,仅是该公司之前的GSM调制解调模块资源开销的70%左右,系统运行时钟52MHZ,相比于DSP方案的78MHZ工作时钟有了较为明显的频降。


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