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锁相环中单粒子瞬变效应的分析与加固

赵振宇  
【摘要】: 随着航天、航空和核能等应用的飞速发展,越来越多的电子系统需要工作在辐射环境中,将时刻面临着辐射效应的威胁。高性能模拟和数模混合电路由于对辐射效应较为敏感、难于加固而成为辐射效应研究的重点和难点。作为时钟产生和同步电路,锁相环(PLL)广泛应用于电子系统,是研究高性能模拟和数模混合电路辐射效应的理想对象。 暴露于辐射环境中的PLL在单粒子瞬变(SET)效应作用下,将产生相位偏差、频率偏差,严重时甚至导致振荡终止,造成通信或功能中断,从而给系统带来灾难性的后果。PLL对SET较为敏感,其SET响应具有持续时间长、影响范围大、难于分析与加固等特点。而且,随着工艺尺寸缩减、电源电压下降和工作频率提高,SET引发的PLL失效将日趋严重。因此,SET已经成为威胁PLL的最主要辐射效应,SET效应带来的可靠性问题使PLL成为电子系统的抗辐射加固薄弱环节。 本文研究了深亚微米CMOS工艺高性能PLL的SET效应。相关工作表明,模拟电路的SET分析方法和加固技术是制约PLL辐射效应研究的关键问题。针对上述两个基础问题,本文从建立PLL的SET分析模型、开发电路级SET分析工具、分析PLL关键模拟电路(电荷泵和压控振荡器)的SET效应、探索PLL关键模拟电路(电荷泵和压控振荡器)的设计加固(RHBD)技术等方面展开了深入研究。本文的主要工作和创新包括: 1.为了支持系统级和电路级的SET分析和研究,建立了PLL系统和电路模型。一方面,基于常规系统模型,选取压控振荡器(VCO)的控制电压VC作为研究对象,根据电荷泵(CP)中SET电流与VC的关系,提出了特征化CP中SET效应的PLL系统模型。该模型具有分析过程直观、研究对象易于模拟和测量的优点,可以快速分析PLL的SET响应。另一方面,以提高研究通用性为目标确定了基准PLL结构,选定了部件结构和环路参数,并基于0.18μm CMOS工艺实现了PLL电路,为电路级SET研究奠定了基础。 2.为了支持大规模电路级SET模拟,提出了完整的SET分析框架,开发了SET量化分析工具SETA。SETA立足于业界公认的SET模拟方法和成熟工具,基于SET评价体系,通过电流模型将SET引入电路,以电路级模拟为核心、协同行为级模拟,紧密集成了结点遍历、多维模拟条件遍历、模拟脚本生成、数据处理和分析、模拟加速等关键任务,最终产生多项SET指标的全面分析结果。实验表明,SETA功能正确,分析结果可信,且具有灵活、高效、准确等优点。 3.为了降低CP的SET敏感性,分析了CP中SET效应并探索了RHBD技术。首先,基于SET系统分析模型,从时域和频域两个角度在系统级进行了深入的分析,揭示了辐射强度和环路参数与CP中SET效应的内在联系,证明了优化环路参数可以提高CP的抗辐射加固能力,验证了分析模型和分析结论的正确性。其次,提出了可限制CP中SET电流的互补限流电路(CCL)。当高能粒子轰击CP时,CCL主动应变利用快速负反馈机制减小SET干扰,而其它情况下CCL对PLL的影响可以忽略。与相关工作相比,CCL还具有易于应用、不增加设计难度的优点。模拟结果表明,CCL可大幅提高CP的SET抵抗能力,1 GHz PLL的VC波动峰值和恢复时间分别降低到未加固前的6.9%和23.5%。推而广之,CCL亦可应用于需要抑制电流突变的其它电路。 4.为了降低VCO的SET敏感性,分析了VCO中SET效应并探索了RHBD技术。首先,对对称负载VCO进行了大规模SET电路模拟,确定了入射能量、轰击结点、轰击时刻和控制电压/频率等因素对SET响应的影响机理和作用趋势,证明了遍历模拟条件进行大规模分析是降低分析盲目性和局限性的较好方法。其次,提出了一种低开销的SET加固VCO,通过改进电路结构的方式大幅降低了SET敏感性。针对该VCO还提出了一种折衷策略,通过调整环振构成方式,允许VCO在频率特性和加固能力间获得设计折衷。与相关工作相比,该VCO不仅加固效果较好,而且所需的面积、功耗和频率代价最低。实验结果表明,偏置电路和环振的SET敏感性分别降低到了未加固前的14.1%和7.9%。 5.为了评估本文提出的RHBD技术的系统表现,集成上述研究成果,基于0.18μm CMOS工艺设计并实现了SET加固PLL芯片。芯片测试结果表明,PLL可稳定工作在400 MHz ~ 1360 MHz的频率范围内。模拟结果表明PLL的SET敏感性显著降低,VC波动峰值、错误脉冲数和最大相位差的最大值的降幅均达到了60%以上,最大恢复时间也下降了25.7%。上述结果充分证明了本文提出的RHBD技术可有效地提高PLL的整体抗辐射加固能力。 实验表明,本文开发的电路级SET分析工具分析效率高,结果准确可信,适用于PLL的SET敏感性评估和分析;所提出的RHBD技术能够有效地降低SET敏感性,而不会引起明显的性能损失。本文的实验和结论基于PLL,但研究方法和RHBD技术同样适用于其它模拟电路。


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