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面向分组密码硬件的并发错误检测技术研究

戴强  
【摘要】:并发错误检测技术可检测环境因素诱发的自然故障与故障攻击注入的恶意故障,是保障分组密码硬件可靠性与安全性的重要手段。面向分组密码硬件,如何以较小代价实现高效的并发错误检测,已成为密码与集成电路交叉领域的研究热点与难点。论文系统分析了分组密码硬件故障特征,提出了面向密码硬件的并发错误检测方案设计流程,并分别针对操作级、轮运算级、处理器架构级分组密码硬件,提出了低开销的并发错误检测方案。论文主要的工作和研究成果如下:分析了分组密码不同操作的低开销错误检测方案。重点对非线性S盒的复合域实现方式,提出了多奇偶校验错误检测方案,并构建了检测方案的结构参数计算模型。该模型由预期故障覆盖率计算出用于错误检测的预测奇偶总数,可指导多奇偶校验错误检测方案的设计。针对基于冗余有限域算术的复合域S盒电路,在模型指导下定制了两种多分块多奇偶校验错误检测方案。仿真结果表明,两种方案的随机多故障覆盖率均约为97%,突发故障覆盖率分别约为61.8%、76.3%,优于同类文献中大部分错误检测方案。为优化故障检测S盒电路,提出了增强型延时感知公共项消除(Enhanced Delay Aware Common Subexpression Elimination,EDACSE)算法。该算法能够在不同延时约束条件下优化多常数乘法运算电路,并给出从最小延时到最小面积全范围的面积-延时设计折中。基于EDACSE算法优化了故障检测S盒电路,设计了延时最小与面积最小的两种故障检测S盒电路结构。实验结果表明,相比于现有的延时感知公共项消除算法,EDACSE算法的优化效率高、优化结果整体延时小;对比于具有相似故障检测能力的故障检测S盒电路,所设计S盒电路的面积延时积最小,比目前面积-延时性能最优的故障检测S盒电路减少了7.02%。针对分组密码轮运算电路,提出了一种结合算法属性的半轮不变并发错误检测方案。该方案将轮加密操作分解为两级流水线结构,使得半轮加密操作执行的同时执行另半轮的重加密操作,可有效减少性能开销。在证明AES算法半轮运算不变性的基础上,在半轮再加密过程中引入基于操作数置换的再计算方法,可检测永久故障与抵抗双故障攻击。实验结果表明,该方案对随机单比特故障与随机多比特故障的故障覆盖率分别为91.046%与99.242%;对比于具有相似故障检测能力的同类方案,该方案具有更合理的面积与时间复杂度开销。面向分组密码处理器,构建了冗余并行计算性能开销模型,为设计低开销的并发错误检测方案提供了理论指导。在模型指导下,针对可重构分组密码流处理器,提出了基于软件流水与指令复制的低开销并发错误检测方法。该方法采用软硬件协同设计思想,通过硬件扩展支持高效错误检测,并设计了脆弱性感知的指令复制算法,可在满足性能约束条件下通过复制部分指令提高处理器的故障检测能力。实验结果表明,该方法引入的硬件开销仅占原处理器面积的1.5%;对比于同类方法,在给定相同性能开销约束条件下,该方法的随机故障覆盖率略高于同类方法,恶意故障覆盖率明显优于同类方法;相比于同类方法,采用该方法实现全指令复制后,算法实现的性能开销最低、面积能效比最高,其中典型SP(AES-128)、Feistel(SMS4)、L-M(IDEA)结构算法实现性能开销比分别仅为25.6%、17.9%、15.7%。


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